Exerccies de microélectronique - 1° partie, Exercices de Mathématiques. Université des Sciences et Technologies de Lille (Lille I)
Caroline_lez
Caroline_lez28 January 2014

Exerccies de microélectronique - 1° partie, Exercices de Mathématiques. Université des Sciences et Technologies de Lille (Lille I)

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Exercices de mathématiques sur la microélectronique - 1° partie. Les principaux thèmes abordés sont les suivants: Choix de réalisation, Analyse d’un circuit CMOS, Conception d’une cellule XOR CMOS, Conception d’un multip...
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TD1 2007 microélectronique EII2

TD microélectronique EII2

1. Choix de réalisation. On souhaite réaliser un and à 4 entrées en CMOS statique complémentaire avec des

transistors PMOS 2 fois plus gros que les transistors NMOS (Rp=Rn). (a) Donnez le schéma à base de transistors en réalisant un nand à 4 entrées suivi d’un

inverseur. Combien de transistors sont nécessaires et quels sont les temps de propagation ?

(b) En partant du fait que CDABABCDABCD +== , dessinez une autre réalisation du and à 4 entrées et regardez le nombre de transistors et les temps de propagation.

(c) Quelle réalisation choisir pour une optimisation en temps ? en surface ?

2. Analyse d’un circuit CMOS. Soit le circuit décrit dans la figure ci contre. On posera les éléments parasites des transistors NMOS et PMOS: Rn, Rp, Cgn, Cgp. (a) Donnez la fonction logique de ce circuit. (b) Rappelez comment varient ces éléments en fonction des tailles L et W des transistors. (c) Donnez les temps de montée Tplh et de descente Tphl en fonction de Rn, Rp, Cgn, Cgp, Cl, lorsque la cellule est chargée par une capacité Cl équivalente à l’entrée d’un inverseur. (d) Proposez, pour chaque transistor de la cellule, un rapport W/L permettant dʼéquilibrer les temps de montée et descente de la cellule globale pour un maximum de combinaison des entrées. (e) Quelles sont les combinaisons de transitions des entrées qui impliquent les temps de propagation (montée et descente) au pire cas ?

B

S

C

A

C

B

A

D

D

3. Conception d’une cellule XOR CMOS

1 La technologie utilisée (0.25µ) donne, pour un transistor NMOS 2λ:2λ (L:W), des valeurs de Rnu, Cgnu et Cdnu de 1250Ω, 0.6fF et 0.4fF. Si les transistors NMOS sont de taille 2λ:6λ, et les transistors PMOS de taille 2λ:12λ. Donnez les résistances Rn et Rp, ainsi que les capacités de grille Cg et de drain/source Cd de ces transistors.

2 Donner les temps de descente et de montée d’un inverseur (formé d’un transistor NMOS de taille 2λ:6λ et d’un transistor PMOS de taille 2λ:12λ) chargé par un inverseur de même taille.

3 On souhaite réaliser un XOR (S=A.B! + A!B) selon deux méthodes différentes et les comparer en terme de performances. Donner les schémas à base de transistors N et P en

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CMOS statique des deux types de XOR définis ci-dessous. Comparer en terme de surface (nombre de transistors) les deux types.

XOR Type I

On utilise l’équation suivante : C=!A ; D=!B ; S= !(A.B+C.D)

XOR Type II On utilise l’équation suivante : E= !(B+A) ; S= !(A.B+E)

4 Donner les temps de montée et de descente des deux versions lorsque ces cellules sont

chargées par une capacité Cl et pour des tailles de transistors identiques à la question 2.2. Vous pourrez poser Cl équivalent à la capacité d’entrée d’un inverseur.

5 Sous l’hypothèse que les entrées A et B ont une probabilité identique d’être à 1 ou à 0, calculer les activités aux points : • A, B, C, D et S pour le XOR de type I ; • A, B, E et S pour le XOR de type II.

6 En déduire la capacité effective Ceff et la puissance moyenne des deux versions de XOR.

4 Conception d’un multiplexeur CMOS

Soit le circuit décrit dans la figure ci contre. Il s’agit d’un multiplexeur 2 vers 1, laissant passer x0 lorsque s = 0 et x1 lorsque s = 1, suivi d’un inverseur. On considérera tous les transistors NMOS de taille identique (2λx6λ), les PMOS de taille double et on posera leurs éléments parasites : Rn, Rp, Cgn, Cgp. (a) Concevez ce multiplexeur sous forme de porte complexe en CMOS complémentaire statique. Décrivez votre démarche et tracez le schéma au niveau des transistors. (b) Tracez le schéma au niveau des transistors d’une implantation à base de portes de transmission. (c) Donnez les temps de montée Tplh et de descente Tphl des deux versions (a) et (b) de portes, en fonction de Rn, Rp, Cgn, Cgp, Cl, lorsque celles-ci sont chargées par une capacité Cl équivalente à l’entrée d’un inverseur. Que vaut cette capacité Cl ? (d) Enumérez les avantages et inconvénients de l’implantation à base de portes de transmission par rapport à celle sous forme de porte complexe. (e) Donnez les valeurs des probabilités - Prob(y=1) et Prob(y=0) – et de l’activité αy de la sortie en fonctions des probabilités des entrées : Px0 = Prob(x0=1) ; Px1 ; Ps Que vaut cette activité lorsque Ps = Px0 = Px1 = 1/2 ? (f) Donnez la puissance moyenne consommée par la porte en CMOS statique (a) lorsque celle-ci est chargée par une capacité Cl équivalente à l’entrée d’un inverseur et que Ps = Px0 = Px1 = 1/2.

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TD Conception synchrone

1. Paramètres de la bibliothèque CORE9GPLL. Vous avez en annexe un extrait de la bibliothèque Core9gpll de STMicroelectronics 130nm. A partir ce document, déterminer pour la bascule D, les paramètres suivants : - surface - capacité équivalente d’une entrée - temps de propagation en fonction de la charge - temps de setup et de hold pour la bascule On prendra la version LL , les valeurs nominales à 25°C et un temps de transition des entrées de

Tr=0,17ns.

2. Délais d’une fonction logique On s'intéresse au calcul du temps et de la surface du full-adder de la figure ci-dessous. Donner son temps de traversée, sa surface (en µm2) en tenant compte des charges de chaque

porte. On donnera les temps de Ai et Cin vers Si et Cout. On se basera sur la bibliothèque de standard cells précédente, avec un modèle simplif (voir

tableau ci-dessous). On considérera que les sorties Si sont chargées par un inverseur et que les sorties Cout sont

chargée par l'entrée Cin d'un full-adder de même type. Expliquer clairement votre méthodologie de calcul des temps pour chacune des 5 portes.

Ai

Bi

Cin Si

Cout

Function Input Capa Cell Area (µm2) Delay (ns) nand2 NDLL 0.0026 6.052 0.051+3.631 Cl xor EOLL 0.0036 20.172 0.158+2.378 Cl Inv IVLL 0.0027 6.052 0.0371+2.841 Cl

3. Désynchronisation d’horloge • Donner le chemin critique du circuit de la figure ci-dessous en considérant que H1 et H2 ont

leur front au même instant. Donnez dans ce cas la formule littérale de la fréquence maximale de fonctionnement en réalisant le And avec un Nand suivi d’un inverseur.

• En pratique les horloges H1 et H2 sont décalées. Donnez le décalage sur les horloges (skew).

• Quelle est la fréquence maximale de fonctionnement du circuit si on considère le skew ? Tracez le chronogramme de fonctionnement afin d’expliquer votre résultat.

• Quelle serait la valeur maximale de skew tolérable pour que le circuit fonctionne.

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D Q

B0

D Q

B1

D Q

B2

clock

H1 H2

4. Conception synchrone On désire réaliser un système capable de compter les secondes entre 00 et 59 à partir d'un signal d'horloge à 8 kHz délivré par un quartz. Le signal nombre est une représentation binaire du nombre (00 à 59) à afficher. Le décodeur BINto7SEG transforme les deux chiffres codés en binaire en un ensemble de signaux gérant les segments de l'afficheur. Ce dernier se charge de visualiser les signaux segment1 et segment2. Le système compte de 0 à 59 avant de repasser à 0.

clock_8k reset_asynchrone

nombre

?

segment1

segment2

7

Donnez le synoptique du système de comptage générant le signal nombre (le décodeur BINto7SEG et l'afficheur ne sont pas à réaliser). Attention! Il vous faudra veiller à obtenir une version synchrone de ce circuit.

5. Etude d’un registre. 1 Le registre ci-dessous (figure 1) est un registre à décalage. Les données d’entrée D arrivent à la

fréquence f. Les bascules sont elles cadencées avec une horloge de fréquence f/2. Expliquez le fonctionnement de ce circuit synchrone. Dessinez pour cela un chronogramme et montrez que le registre est équivalent au circuit plus classique de la figure 2. Quels types de problèmes peuvent survenir sur la sortie Q ? Expliquer

2 Donner la fréquence maximale de fonctionnement pour les deux circuits (figure 1 et 2).

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D Q1

D Q4

D

ƒ/2

ƒ/2

0

1

MUX Q

ƒ/2

D Q2 D Q3

D Q5 D Q6

Q3

Q6

Figure 1 : registre à décalage Version 1

D Q D

ƒ

D Q D Q D Q D Q D Q

Q

Figure 2 : registre à décalage Version 2

Bascule : TpDQ (temps de propagation), Tsetup Mux : Tmux (temps de propagation), Inverseur : Tinv (temps de propagation)

3 Donner l’activité αQ des sorties Qi des bascules (i=1..6) puis la puissance moyenne dissipée par le registre de la figure 2. On considérera que le signal D possède une probabilité d’être à 1 valant ½.

Donner, dans les mêmes conditions, la puissance moyenne dissipée par le registre de la figure 1. On prendra comme modèle de consommation pour la bascule Pbascule = Phorl + αQ.Pdyn , Pmux (puissance moyenne du multiplexeur) et Pinv (puissance moyenne de l’inverseur). 4 Quel est l’avantage du circuit de la figure 1 ? Peut on encore améliorer ces performances ?

6. Conception synchrone • Soit le schéma de la figure ci-dessous, donner le chemin critique puis la fréquence maximale

d'utilisation de la cellule. Faites un chronogramme du fonctionnement. • Expliquer a quoi est du, et comment peut intervenir le phénomène de skew sur ce schéma.

Donner sa valeur max pour un bon fonctionnement du système.

D0 Q0

Q

D1 Q1

Q1

clk

reset

0

F

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TD Synthèse logique à partir de VHDL 1. Synthèse VHDL de composants élémentaires

• Synthèse d'un multiplexeur 4 bits 2->1 en flots de données et en comportemental (figure 1). • Synthèse d'un décodeur 4->16 (DEC4) avec CS actif à 0 (figure2). • Synthèse d'un comparateur 4 bits (figure 3).

din0

din1

select

dout din dout

A >

B

<

= CS

figure 1 figure 2 figure 3

• Compteur/Décompteur avec reset asynchrone et enable (figure 4). • Registre à décalage 9 bits avec reset synchrone, load synchrone, décalage à droite (figure 5). • Registre (REGRW9) lecture/écriture 9 bits, chip select actif à 0, read/write (figure 6).

din dout (LSB)

clk

rst

load

din

dout

clk

rst

cs

cpt

clk

rst

en

u/d

rw

figure 4 figure 5 figure 6

• Mémoire RAM16x9 utilisant une description hiérarchique structurelle des instances

REGRW9 et DEC4 précédemment synthétisées. • Machine d'état détectant sur un signal un passage de 0 à 1. • Machine d'état détectant sur un signal la succession de trois niveaux hauts.

2. Synthèse de machine d'état On désire synthétiser un compteur gray/binaire deux bits par la description d'une machine d'état synchrone de type Moore. Les signaux de contrôle gray et bin sont asynchrones et agissent sur le compteur selon la table de vérité suivante.

gray | bin | fonction 0 | 0 | hold 0 | 1 | comptage binaire 1 | 0 | comptage gray 1 | 1 | hold

gray

bin

clock

compteur

• Donnez le diagramme d'état du compteur. Donnez la structure d'une telle machine sans en

détailler les parties combinatoires. Quelles sont les contraintes temporelles à respecter sur les signaux gray, bin et clock ?

• On veut maintenant réaliser une machine de Mealy en utilisant un compteur binaire suivie d'un décodeur pour générer le gray. Donner le schéma de la nouvelle machine. Quels problèmes pose cette solution ? Comment peut-on les résoudre ?

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ENSSAT EII2 16 juin 2009

DS de conception de circuits intégrés Deuxième partie : conception synchrone et synthèse VHDL

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1. Conception d’un encodeur de priorité (2 points) Le but de cet exercice est de concevoir un encodeur de priorité sur N bits, c’est-à-dire un composant retournant la position du ’1’ le plus à gauche (MSB) dans un vecteur binaire de N éléments. Ce composant doit être générique sur N et possède l’entité suivante: entity encodeur isgeneric (N: integer := 8); port ( x: in std_logic_vector(N-1 downto 0 );

y: outintegerrange 0 to N-1); endentity encodeur; Donner la description comportementale de l’architecture de ce composant qui doit être uniquement combinatoire et donc respecter les règles en conséquence.

2. Conception d’une machine d’états (4 points) Le célèbre “jeu de la vie” de J.H. Conway est une simulation se déroulant sur une grille à deux dimensions, dont les cases — qu'on appelle des « cellules », par analogie avec les cellules vivantes — peuvent prendre deux états distincts : « vivantes » (état logique ‘1’) ou « mortes » (état logique ‘0’). A partir d’une configuration initiale, l’état de chaque cellule évolue en fonction de l’état des cellules voisines, ce qui en fait un automate cellulaire. L’état de toutes les cellules change en même temps, ce qui correspond à une génération. L’automate est entièrement défini par les règles simples suivantes qui sont évaluées pour passer d’une génération à l’autre: 1. si une cellule vivante a moins de 2 voisins, elle meurt d’isolement ; 2. si une cellule vivante a plus de 3 voisins, elle meurt d’étouffement ; 3. si une cellule morte a exactement 3 voisins, elle “nait”, i.e. elle devient vivante ; 4. si une cellule vivante possède 2 ou 3 voisins, elle conserve son état.

Cas 2 Cas 3 Cas 4

entity jeudelavie port (etatvoisins: in std logic vector(3 downto 0); etatcellule: out std logic; clk, reset: in std logic)); end entity jeudelavie;

On considère qu’une cellule possède 8 voisins sur la grille. L’illustration suivante montre l’évolution d’une cellule en fonction de ses 8 voisins au fil de 4 générations. On voit que l’état des voisins change également, en fonction de leurs 8 voisins respectifs.

On s’intéresse dans ce qui suit à la conception d’une machine à état qui réalise une cellule dans le jeu de la vie avec une génération par coup d’horloge. Ce circuit synchrone utilise l’entité donnée ci dessus dans laquelle le port etatvoisins donne le nombre de voisins vivants. (a) Dessinez le diagramme d’états régissant le comportement de ce circuit. (b) Ecrivez une description VHDL (architecture) correspondante en séparant la partie synchrone et la partie combinatoire en des processus distincts.

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3. Règles de synthèse VHDL (4 points) 1. Soit les deux circuits suivants et les descriptions VHDL correspondantes. Vérifiez si les

descriptions concordent exactement aux circuits et indiquez, s’il y a lieu, en quoi elles diffèrent. 2. Dans un second temps, indiquez, le cas échéant, des règles d’écriture non respectées dans les

deux descriptions.

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