Exerccies de microélectronique - 2° partie, Exercices de Mathématiques
Caroline_lez
Caroline_lez28 January 2014

Exerccies de microélectronique - 2° partie, Exercices de Mathématiques

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Exercices de mathématiques sur la microélectronique - conception de circuits intégrés - 2° partie. Les principaux thèmes abordés sont les suivants: Analyse d’une cellule CMOS, Conception d’une cellule CMOS, Consommation ...
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TD1 2007 microélectronique EII2

ENSSAT EII2 30 mars 2009

DS de conception de circuits intégrés (1h) Tous les documents sont autorisés

1. Analyse d’une cellule CMOS (3 pts) Soit un inverseur CMOS dont les transistors N et P sont de dimensions respectivement Wn et Wp. On posera les éléments parasites des transistors NMOS et PMOS: Rn, Rp, Cgn, Cgp. (a) Rappelez comment varient ces éléments parasites en fonction des tailles L et W des transistors. (b) Exprimez les temps de propagation (montée et descente) de l’inverseur lorsqu’il est chargé par une capacité Cl. Quelle relation doit lier Wn et Wp pour que les temps de montée et de descente soient équilibrés. Soit le circuit décrit par son schéma transistor dans la figure ci contre. On le considère chargé par une capacité Cl. (c) Donnez la fonction logique de ce circuit. (d) Donnez les temps de montée Tplh et de descente Tphl en fonction de Rn, Rp, Cl, lorsque tous les transistors N et P de la cellule sont de dimensions Wn et Wp. (e) Proposez, pour chaque transistor de la cellule, une taille W permettant dʼéquilibrer les temps de montée et descente de la cellule globale pour un maximum de combinaison des entrées. On prendra comme objectif des temps deux fois plus grands que ceux de lʼinverseur étudié au début.

2. Conception d’une cellule CMOS (2 pts) Soit un circuit à 4 entrées A, B, C et D et une sortie S donnée par l’équation logique suivante :

S = (A + B).C.D (a) Déterminez le nombre minimum d’étages nécessaires à sa réalisation en CMOS statique. (b) Donnez le schéma au niveau transistors de cette fonction. (c) Donnez les temps de montée Tplh et de descente Tphl de la sortie. On posera Rn et Rp les résistances équivalentes des transistors N et P, Cgn et Cgp les capacités de grille des transistors N et P et Cl la capacité équivalente sur la sortie S.

3. Consommation d’un circuit CMOS (2.5 pts) (a) Soit le circuit multiplexeur dont le schéma est donné ci-dessous. La capacité aux nœuds NS, X, Y et S vaut C=0.3pF. La tension d’alimentation Vdd vaut 2.5V. Les entrées A, B et S arrivent à une fréquence de 100MHz et ont des probabilités d’être à 1 respectivement égales à PA, PB et PS.

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(b) Déterminez les probabilités PX, PY et PNS puis l’activité des nœuds X, Y et NS. (c) Existe-t-il une reconvergence dans ce schéma ? Si c’est le cas, exprimez à l’aide de la table de vérité de S en fonction de X et Y les états qui posent problèmes (par exemple états inexistants). En déduire la probabilité PS que S soit à 1 en fonction de PX et PY, puis en fonction de celles des entrées. (d) Si P(A=1)=0.5, P(B=1)=0.5, P(S=1)=0.5, déterminez l’activité des différents nœuds du circuit, puis en déduire la puissance moyenne dissipée dans la cellule complète. (e) Si on tient compte des temps de propagation des portes, expliquez quels phénomènes interviennent et ce qui est changé dans l’analyse de consommation que vous venez de faire.

4. Performances d’un circuit synchrone (2.5 pts) Soit le circuit ci-contre, les bascules ont un temps de propagation Tp, un temps de hold Thold et un temps de setup Tsetup. Le bloc combinatoire possède un temps Tf. On négligera dans un premier temps l’effet des temps de skew d1 et d2. (a) Indiquez les différents chemins pouvant limiter la fréquence de fonctionnement de ce circuit. Expliquez. (b) Exprimez le chemin critique en fonction des temps caractéristiques des bascules et des fonctions combinatoires. En déduire la fréquence maximale de fonctionnement du circuit. (c) Si on considère maintenant les temps de skew d1 et d2, dessinez sur un chronogramme l’effet de cette désynchronisation d’horloge. On rappelle que d1 et d2 peuvent être positifs ou négatifs. (d) Exprimez la valeur maximale que peut predre le skew et son influence sur la valeur de la fréquence maximale. (e) Indiquez les signes de d1 et d2 (positifs ou négatifs) correspondant aux cas défavorables.

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ENSSAT EII2 16 juin 2008

DS de conception de circuits intégrés Deuxième partie : conception synchrone et VHDL

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1. Conception d’un comparateur par structure et hiérarchie (3 points)

Le but de cet exercice est de concevoir un comparateur N bits à partir de comparateurs 1 bit et en utilisant une description structurelle de l’architecture. 1 Soit un comparateur 1 bit ayant des entrées sur 1 bit A, B sup_in, egal_in, inf_in et des sorties sur

1 bit sup, egal, inf telles que : a. la sortie sup vaut 1 si A>B ou si A=B et l’entrée sup_in vaut 1 ; b. la sortie egal vaut 1 si A=B et que l’entrée egal_in vaut 1 ; c. la sortie inf vaut 1 si A<B ou si A=B et l’entrée inf_in vaut 1 ;

Donnez la description RTL de ce comparateur 1 bit (entity/architecture) 2 Soit un comparateur N bits (deux entrées A et B sur N bits et trois sortie sup, egal et inf) réalisé à

partir d’une description structurelle de N comparateurs 1 bit. Donnez la description RTL structurelle de ce comparateur (uniquement l’architecture). En cas de difficulté à exprimer la généricité sur N bits, donnez la description d’un comparateur 4 bits.

2. Conception de systèmes synchrones (4 points) 1. Donnez la spécification comportementale (non structurelle) de l’architecture du circuit ci-

dessous en n'utilisant qu’un seul processus synchrone, et aucune instruction de type PORT MAP. Tous les fils sont sur 1 bit ; A, B et T sont les entrées ; S est la sortie. Ne décrivez que le processus et non l’ensemble entity/architecture.

2. On cherche à générer une horloge multi-

phases dont le chronogramme est donné à la figure de droite.

a. Dessiner le diagramme d’états du bloc réalisant ce chronogramme.

b. Donner la description VHDL (architecture) générant les trois signaux PHI1, PH2 et PHI3.

D Q

D Q

D Q D Q

A

B

SDC

T

Clk

Phi1

Phi2

Phi3

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3. Filtre numérique RII (3 points) Soit le filtre numérique RII : 1 1 2 2n n n ny x a y a y− −= + + dont le graphe est représenté ci-dessous. Les signaux xn, yn, yn-i et les coefficients ai sont sur b bits en std_logic_vector ou en integer avec range. Les additions sont réalisées en double précision sur 2b bits. On déclarera les coefficients a1 et a2 comme des constantes respectivement égales à 0.2 et -0.3. L’entrée clk est l’horloge du circuit. Elle est dans ce cas équivalente à la période d’échantillonnage du signal d’entrée. L’opérateur << est un opérateur de recadrage 2b vers b bits.

ny

1ny −2ny

+ nx

x2a x1a

+ <<

Ecrire le code VHDL comportemental (architecture) générique sur b (par défaut b=16) du filtre numérique. Vous n’utiliserez qu’un seul process synchrone.

• Entrées : xn et clk (pas de reset) • Sortie : yn

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ENSSAT EII2 26 mars 2008 DS de conception de circuits intégrés (1h)

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1. Optimisation d’une chaîne d’inverseurs CMOS (4 pts) On considère un inverseur dont les transistors NMOS et PMOS sont dimensionnés de façon à ce que les temps de montée et de descente soient identiques. On posera cet inverseur de drive 1x (INVD1) avec des dimensions des transistors N et P respectivement Wn et Wp. Le temps de propagation de l’inverseur non chargé est de 20ps. Le temps de propagation de l’inverseur chargé par un même INVD1 est de 40ps. La capacité d’entrée de l’inverseur INVD1 vaut Ci=10fF. (a) Donnez pour l’inverseur INVD1 les valeurs du délai de transport Dt et du délai unitaire Du. (b) Exprimez le temps de propagation de INVD1 en fonction de Rn, Cint et Ci. En déduire les valeurs de Rn (résistance des transistors N et P de INVD1) et Cint (capacité interne de INVD1). (c) Pour un inverseur de drive Fx (F fois plus grand que le drive de INVD1), comment varient Rn, Ci, Cint, Dt et Du ? (d) Soit le schéma ci-dessous constitué de deux inverseurs INVD1 et INVDF, dont le deuxième est chargé par une capacité Cl = 9pF. Exprimez le temps de propagation entre le point A et le point C TpAC en fonction de F. Déterminez la valeur de F qui permet de minimiser TpAC.

(e) La capacité équivalente du fil par rapport au substrat est composée de la somme de la capacité de côté du fil et de la capacité de surface. Elle est modélisée par les équations du tableau ci- dessous. Donner la capacité équivalente d’un fil de longueur L = 5 mm. (f) Si le fil B du schéma précédent est un fil de longueur 5mm, déterminez la valeur de F qui permet de minimiser TpAC. Que concluez-vous ?

Coupe du fil interconnectant les deux inverseurs

Capacité du fil en fonction de sa longueur L : Cfil(L) = Ccôté(L) + Csurface(L) avec Ccôté(L) = CMi.L Csurface(L) = CSi.L.W W : largeur du fil W = 0.2 µm CMi = 0.036 fF/µm CSi = 0.050 fF/µm2

2. Conception d’une cellule CMOS (2 pts) Soit l’équation logique suivante : S = A(BD+EC). (a) Déterminez le nombre d’étages nécessaires à sa réalisation en CMOS statique. Donnez le schéma au niveau transistors de cette fonction. (b) Donnez les temps de montée Tplh et de descente Tphl de la porte. On posera Rn et Rp les résistances équivalentes des transistors N et P, Cgn et Cgp les capacités de grille des transistors N et P et Cl la capacité équivalente sur la sortie S.

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(c) Donnez les Wn et Wp de tous les transistors, de façon à ce que les temps de propagation (montée et descente) de cette porte soient identiques et que aucun des transistors n’ait une largeur inférieure à W = 4λ. Plusieurs solutions sont bien sur possibles.

3. Analyse d’un circuit CMOS (2 pts) (a) Soit le circuit dont le layout est donné ci-dessous, donnez la fonction logique et le schéma transistor de ce circuit. (b) Si P(A=1)=0.5, P(B=1)=0.5, P(C=1)=0.5, déterminez l’activité des nœuds X et S. (c) Si P(A=1)=0.3, P(B=1)=0.2, P(C=1)=0.5, déterminez l’activité des nœuds X et S. En déduire la puissance moyenne dissipée dans la porte logique. On considérera Vdd=2V, Cx=Cs=30fF (les capacités aux nœuds X et S), F=300MHz.

A B C

X S

4. Performances d’un circuit synchrone (2 pts) Soit le circuit ci-contre, les bascules ont un temps de propagation Tp et un temps de setup Tsetup. Les portes et blocs combinatoires ont des temps Tand, Tmux, TF, TG et Ttri. On négligera l’effet de la sortance. (a) Indiquez les différents chemins limitant la fréquence de fonctionnement de ce circuit. Expliquez. (b) Exprimez le chemin critique en fonction des temps caractéristiques des bascules et des fonctions combinatoires. (c) En déduire la fréquence maximale de fonctionnement de ce circuit.

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ENSSAT EII2 23 avril 2007 DS de conception de circuits intégrés (1h)

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1. Conception d’une cellule CMOS Soit l’équation logique suivante :

!

S = ((A + B )(C + D )+ E )F (a) Montrer que qu’une équation logique équivalente à S minimisant le nombre d’étages CMOS est de la forme :

!

S = (AB+CD)E +F . Donnez le schéma au niveau transistors de cette porte en CMOS complémentaire statique. (b) Dans le cas où tous les transistors N ont le même W/L et où tous les transistors P ont le même W/L, donnez les temps de montée Tplh et de descente Tphl de la porte. On posera Rn et Rp les résistances équivalentes des transistors N et P et la capacité équivalente Cl sur la sortie S. (c) Quelles combinaisons des entrées donnent les pires cas et les meilleurs cas des temps de montée et de descente ? (d) Donnez les W/L de tous les transistors de façon à ce que les temps de propagation (montée et descente) de cette porte soient équivalents à un inverseur formé par des transistors NMOS avec W/L=2 et PMOS avec W/L = 6. (e) Si P(A=1)=0.5, P(B=1)=0.2, P(C=1)=0.3, P(D=1)=0.1, P(E=1)=P(F=1)=0.5, déterminez la puissance moyenne dissipée dans la porte logique. On considérera Vdd=2V, Cl=30fF, F=300MHz.

2. Analyse d’un circuit CMOS Soit le circuit de la figure ci contre. On posera les éléments parasites des transistors NMOS et PMOS: Rn, Rp, Cgn, Cgp. (a) Donnez la fonction logique de ce circuit. (b) Indiquez sur le schéma de ce circuit les capacités parasites du nœud C. Indiquez également sur le schéma les résistances parasites des différents transistors. (c) Donnez les temps de montée Tplh et de descente Tphl en fonction de Rn, Rp, Cgn, Cgp, Cl, lorsque la cellule est chargée par une capacité Cl équivalente à l’entrée d’un inverseur.

3. Performances d’un circuit synchrone Soit le circuit ci-contre, les bascules ont un temps de propagation et un temps de setup que l’on posera égal à 1, les portes logiques (1 ou 2 entrées) ont un temps de propagation que l’on modélisera par un délai de transport (Dt) de 1 et un délai unitaire (Du) de 0.5. Toutes les portes ont un drive de 1x. (a) Donnez les temps de propagation des différentes portes logiques sur le circuit ci-contre. (b) Indiquez le chemin critique de ce circuit et donnez sa valeur.

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3. Conception d’une cellule additionneur complet CMOS Conception d’un additionneur sur N bits

On considère un additionneur complet (full adder) 1 bit réalisant la fonction de somme S et de retenue R en fonction de 2 entrés A et B et d'une retenue entrante C. La formulation classique consiste à exprimer : S = A ⊕ B ⊕ C, et R = S + A•B (⊕ est le XOR, + le OR, et • le AND) En pratique, la retenue étant toujours le chemin critique de l'additionneur sur N bits, on préfère exprimer S en fonction de R. On peut utiliser l'expression : R = (A•B) + C•(A+B) S = (A•B•C) +

!

R•(A+B+C)

FA

A B

S

CR

Figure 1 : Full-Adder 1 bit

(a) Donnez le schéma à base de transistors de la porte CMOS réalisant la fonction

!

R, puis la fonction R et la fonction S. (b) Estimez le temps de traversée de R, puis celui de S. Vous donnerez, dans les deux cas, le temps de montée et le temps de descente des deux fonctions. On considérera que Rn = Rp. On posera Cl la capacité équivalente de l’entrée d’un inverseur (1 NMOS et 1 PMOS) et on considérera les sorties R et C chargés par Cl. Les questions (c) à (g) peuvent être traitées indépendamment des questions (a) et (b). (c) Expliquez, en donnant son schéma bloc utilisant le full adder défini question (a), comment réaliser un additionneur sur 4 bits par propagation de la retenue. (d) Que vaut le temps de propagation d'un additionneur N bits en fonction des temps trouvés à la question (b). On s’intéresse maintenant à la mesure de l’activité de cette cellule, afin d’en déduire sa puissance moyenne. On considère que les entrées A, B, et C ont la même probabilité d’être à 1 qu’à 0. (e) Quel est le coefficient d’activité α des sorties R et S , R, et S. En déduire la capacité effective de la cellule lorsqu’elle est chargée par une capacité Cl. Quelle est la puissance moyenne de ce full adder. (f) Dans le cas ou les entrées de l’additionneur sont aléatoires et équiprobables, donnez la puissance moyenne de l’additionneur sur 4 bits. Expliquez clairement votre résultat. (g) Cette estimation est-elle exacte ? Si non, quels phénomènes a-t-on négligé ?

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ENSSAT EII2 11 juin 2007

DS de conception de circuits intégrés Deuxième partie : conception synchrone et VHDL

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1. Synthèse VHDL de circuit synchrone (5 points)

1. Donnez la spécification comportementale du circuit de la figure 1 (entity/architecture) en n’utilisant aucune instruction de type port map et une seule architecture. Tous les fils sont des std_logic ; E, sel, rst et clk sont les entrées ; Q0 et Q1 sont les sorties.

Figure 1 : circuit de l’exercice 1.1

2. Le circuit de la figure 2 permet de calculer l’autocorrélation d’un signal X se trouvant dans une RAM de 128 mots de 16 bits. Cette RAM est à double ports de lecture, c’est à dire qu’elle est capable de sortir en lecture deux valeurs simultanément sur les sorties DOUT0 et DOUT1 adressées par les deux bus d’adresses ADR0 et ADR1. • X, S et les fils en gras sont sur 16 bits. A0 et A1 sont sur 7 bits. • Pour la multiplication, vous utiliserez en VHDL une multiplication simple, non signée. a. Donnez la description VHDL (entity/architecture) de la RAM128x16 dont la vue

extérieure est celle de la figure 2. L’écriture synchrone à l’horloge clk se fait via le bus de données X et par le bus d’adresses A0. Le signal RW indique une écriture à 0 et une lecture à 1. Lors de l’écriture, les ports de sortie sont immédiatement affectés par les valeurs des adresses.

b. Donnez la description VHDL (architecture) du circuit complet de la figure 2.

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