Examen sur la logique combinatoire et la logique séquentielle, Examens de Analyse circuit électriques. Ecole des Ingénieurs de la Ville de Paris
Christophe
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Examen sur la logique combinatoire et la logique séquentielle, Examens de Analyse circuit électriques. Ecole des Ingénieurs de la Ville de Paris

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Exercices de mathématique - examen sur la logique combinatoire et la logique séquentielle. Les principaux thèmes abordés sont les suivants: exercices, Analyse d'un circuit combinatoire, Synthèse d'un diagramme d'états, D...
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*\ljl.* Année 20lt-2012 lère sessionffis#t#.æw-*w Nou ou MoDULE : LocreuE coMBrNATorRE ET Locrerr'E SEeUENTTELLE +d{Pp* Coos DU MoDULE : EN 102t #Ï b% Nov ou RESeoNSABLE : JBco cnprsropuE

E N s E I R B Filière : Electronique, Année : 1è"HÀTMECÂt$ n ü t*'u x Datedel'examen :20 janvier2Il2 Duréedel'examen:2h

Documents autorisés E sans document X Calculatrice autorisée n non autorisée X Autre:

Le sujet d'examm se compose de trois exercices pouvant être traités indépendamment

Faites un effort de présentation et d'écriture.

p. l/7

EXERCICE L : Analyse d'un circuit combinatoire

Raopel tout nombre N exprinÉ dans ls base 2 peut se décomposer sous la forme polynomiale suivante : NTzS: an2n + on-r2n-I + ..... + a222 + a121 + a620

avec a1: 0 ou 1 : le symbole de rang i tel que i e [0,nJ

2i : le poids de rang i tel que i e [0,nJ

Soit le circuiT combinatoire A à 3 entrées a, b, c et 2 sorties S0 et 51:

Question 1.1

.. Remplir 1a table de vérité de S0 et Sl en fonction des combinaisons des entrées a, b et c.

Question 1.2

Que représente, en décimal, le nombre binaire S codé sur les 2 bits S0 et 51, avec S0 de poids 20 et 51 de poids 21 ?

Sous quel nom connaît-on ce circuit combinatoire ?

p. 2/7

E4 E5 E6 E7 E8 E9E1 E2 E3

la b.lln Ilsr so I

Soit le circuit combinatoire B composé de 5 circuits A et de 2 demi-additionneurs:

Question 1.3

Rappeier les équations d'un demi-additionneur.

Question 1.4

Quel est le poids des sorties S0 et 51 d'un circuit A si 1e poids des entrées est 2i ?

Question 1.5

Donner le poids des næuds N1 N2 N3 N4 N5 N6 N7 et N8 sachant que le poids de chacune des entrées El à E9 est 20.

Question 1.6

Que représente le nombre binaire codé sur N8 (MSB) N7 N6 et N4 (LSB) en fonction des entrées El à E9.

p. 3/7

EXERCICE 2 : Synthèse d'un diagramme d'états

Le diasramme d'états suivant décrit le fonctionnement d'un système à une entrée E et à deux sorties Ss et S 1

Codage des états :

I1 faut au moins 3 variables logiques QzAQo pour coder les 6 états. On a 1e choix du codage, sauf pour l'état initial qui doit être nécessairement codé 000 car les bascules ont une entrée d'initialisation qui les force à 0.

Erar 0 -+ 000 Etat 3 -+ 010 État t + oot État + -+ 110 Etat2 -+ 01i État 5 -+ 111

De plus, les combinaisons 100 et 101 de QzQQo ne sont pas utilisées pow la réalisation de l'automate, nous pourons donc en tirer parti pour la simplification des sorties et des variables de l'état futur.

p. 4/7

Question 2.1

Recopier sur votre copie puis compléter la table de transition suivante :

QzQQo E qiçi oi so §r 000 0

000 001 0

001

011 0

011 I 010 0

010 I 110 0

110 1

111 0

111 1

Question 2.2

Les équations simplifiées de la fonction « état futur » sont les suivantes

Ot =AtE+QoA+QzQoE

Ai:6E+eoE+02Aeo

ai : az%

Donner les équations simplifiées de la fonction suivante pour les diagrammes de Karnaugh :

r *Ara, aoÈ

de sortie (S0 et 51) respectant la structure

-82

"l Qo

Question 2.3

Tracer Ie schéma logique de l'automate en utilisant les portes logiques fournies en annexe.

Question 2.4

Trouver le chemin critique interne de l'automate.

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EXERCICE 3 : Description VHDL d'une architecture

Soit la description VHDL ci-dessous

LIBRARY IEEE; USE IEEE.STD LOGIC 1I64.ALL;

ENTITY Function_llS PORT ( clk : in STD-LOGIC;

reset : in STD-LOGIC; result : out STD LOGIC VECTOR (2 DOWNTO 0)

); END Function_l;

ARCHITECTURE Netlist OF Function I is

SIGNAL Di : STD-LOGIC-VECTOR (2 DOWNTO 0); SIGNAL Qi : STD LOGIC-VECTOR (2 DOWI\TO 0);

BEGIN

Pl : PROCESS(c|b, reset)

BEGIN

lF(reset:'1') THEN Qri <=

tt000t'1

ELSIF (clk'event AND c/ft:'1') THEN Qi <= Di;

ELSE Qi <: Qi;

END IF;

END PROCESSPl;

P2: PROCESS(Q,

BEGIN

'i(0) <= NoT( Qi('));

Dr(l) <: (8ÎG) xOR Qi(0) ); Di(z)<: (8i(2) xoR ( 2,(1) AND Or(0) ) );

END PROCESS P2;

result <: Qi;

END netlist;

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Question 3.1

Quel est le rôle de la liste de sensibilité définie lors de la déclaration d,un processus ?

Le processus PI est-il un processus combinatoire ou un processus séquentiel ? Justifier votre réponse

Quel est le rôle du signal Reset dans Ie processus P1? ce signal est-il synchrone ou asynchrone ? Le processus P2 est-il un processus combinatoire ou un processus séquentiel ? Justifier votre réponse

Question 3.2

Proposer à I'aide des fonctions élémentaires de bascules Flip-Flop), un schéma de l,architecture Ftmction_].

L'ensemble des signaux présents dans la description VHDL doit apparaître sur votre schéma.

Question 3.3

A partir du schéma réalisé à la question 3.2, estirner le nombre de bascules Flip-Flop nécessaires àla réalisation de l'architecture.

Classiquement dans un circuit FPGA, les fonctions combinatoires sont réalisées à l,aide de LUT(Lookup r-able) à quatre entrées' Lrne LUT correspond à une table de vérité pennettant de produire une sortie binaire pour toutes res combi,aisons des entrées.

A partir du schéma réalisé à la question 3.2, estimer le nombre de LUTs à quatre entrées nécessaires à la réalisation de la partie combinatoire de 1'architecture.

Donner les tables de vérités des LUT assignées.

Question 3.4

Donner la fonctionnalité obtenue après configuration du circuit FPGA. Justifier votre réponse.

l'éIectronique numérique (portes logiques et équivalente à la description VHDL dc l,entité

p. 7/7

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