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CIRCUITO DIGITALE→ sequenziale se le uscite derivano dai valori correnti degli ingressi e da quelli passati.(Una stessa configurazione di ingresso applicata in due istanti di tempo successivi può produrre due valori di uscita differenti) Questo circuito è dotato di uno stato che insieme ai valori di ingressi ne determina il comportamento futuro; lo stato del circuito rappresenta una forma di memoria e una descrizione della storia passata del circuito. Elemento funzionale del circuito= BISTABILE (elemento di memoria) in grado di memorizzare un bit di informazione. Il circuito è formato da:
- Bistabile, ha la funzione di memorizzare un bit;
- Rete combinatoria, funzione di elaborare le informazioni. In ogni istante il circuito ha uno stato; il valore dei bit memorizzati nei bistabili che fanno parte del circuito. La variazione delle configurazioni di ingresso modificano lo stato interno:
- Stato presente=stato interno attuale; Stato futuro=stato in seguito alla variazione degli ingressi con sistema che può calcolare in ogni istante.
Bistabile→ caratterizzato da due stati, 0 e 1, stabili. Questo mantiene lo stato finchè uno o più segnali di ingresso forzano il cambiamento di stato. I bistabili sono classificati a seconda di:
- Il numero di ingressi per comandare il bistabile;
- Come tali ingressi determinano il cambiamento di stato.
CLOCK
Il segnale di clock è generato da un circuito che emette un segnale impulsivo
periodico con una precisa durata ( pulse width) con un preciso intervallo tra due
impulsi consecutivi. È un segnale free-running cioè che continua indefinitamente, finchè il sistema è
alimentato, con un periodo detto tempo di clock (clock cycle time); il suo reciproco è
la frequenza di clock fck o f. Esempio: una rete che ha la frequenza di 100MHz ha un ciclo di clock di 10ns. Si definiscono livelli, alto e basso, e fronti o edge, di salita e di discesa, le quattro parti della forma d'onda riportata qui:
CIRCUITO SEQUENZIALE
domenica 13 dicembre 2020 16:
Nei calcolatori il segnale di clock sequenzializza tutti gli eventi ed inoltre nel calcolatore spesso vengono utilizzati dei clock secondari che sono sincroni ma di dimensione minore, la metà, per eseguire più azioni nello stesso clock o maggiori, il doppio ecc. , se alcune reti non sono abbastanza veloci. Si parla infatti di clock della CPU, del sistema o di clock multipli (di frequenza). Nelle reti logiche ogni evento si verifica in un ciclo di clock; se si verifica mentre il clock è attivo allora la logica lavora a livello mentre se si verifica al cambiamento del clock l'evento è edge-triggered o a fronte. Solitamente si usa il fronte di salita ma in alcuni casi si usano entrambi. Classificazione dei bistabili: Asincrono→ privo di segnale di sincronizzazione e cambia stato rispondendo a eventi sui segnali di ingresso. Viene osservato in istanti discreti di tempo;
Sincrono→ sensibile a un segnale di sincronizzazione e la transizione di stato può avvenire solo in corrispondenza di eventi sul segnale di controllo. Tipicamente è utilizzato il clock.
▪ Trasparente (latch); Flip-flop (bistabile non trasparente): ○ Flip flop master-slave (a livello); ○ Flip flop edge-triggered (a fronte).
LATCH
Sono elementi di memorizzazione molto semplici che vengono usati come componenti nella costruzione dei Flip Flop. Si distinguono in base al numero dei loro ingressi e in base al modo in cui cambiano stato. Tipi di Latch: LATCH SR: Latch di tipo set-reset (sr), circuito composto da due porte NOR connesse tramite collegamenti incrociati. Caratterizzato da due ingressi S e R, da un'uscita Q e dal suo complemento Q¯.
Le due uscite del latch valgono una l'opposto dell'altra, in particolare: ○ Stato S=0 e R=0, Q può avere qualunque valore. ○ Stato S=1 e R=0, Q deve avere valore 1 e Q¯ deve valere 0; ○ Stato S=0 e R=1, Q deve avere valore 0 e Q¯ deve valere 1. Lo stato interno del latch è rappresentato dal singolo valore binario Q. Entrambi gli ingressi valgono 0 e Q non cambia. Se occorre si può settare Q a 1, il valore di S va modificato a 1 lasciando R=0. Se occorre si può settare Q a 0 e R a 1 lasciando S=0.
Positive-edge triggered: FLIP-FLOP MASTER-SLAVE REGISTRI È un elemento di memoria in cui n flip-flop vengono controllati nello stesso clock formando un'unità in grado di memorizzare parole composte da n bit. Sono presenti un segnale di Input Enable, cioè che consente di attivare la fase di memorizzazione, e un segnale di Output Enable che rende visibile in uscita la parola memorizzata. MEMORIE Sono dispositivi di memorizzazione logicamente assimilabili a banchi di registri; ogni unità di
Sono dispositivi di memorizzazione logicamente assimilabili a banchi di registri; ogni unità di memorizzazione viene detta cella di memoria. Se è presente più di un registro è necessario selezionare a quale vogliamo accedere codificando in n bit il numero e utilizzare un decoder per produrre i segnali di abilitazione della cella in questione. Il numero codificato viene detto indirizzo della cella e il numero di bit per l'indirizzamento verrò indicato con na dove la a indica la parola address (indirizzo). Il numero di bit contenuti in ogni cella viene indicato con nd dove d indica la parola data (dati). Una memoria composta da 4 parole lunghe 3 bit, lettura e scrittura agiscono su una intera parola: AUTOMA A STATI FINITI Rete sequenziale: memorizza le informazioni sulle configurazioni di ingresso nel tempo e la memorizzazione avviene in stati interni. Le variabili di stato che definiscono lo stato interno in cui si trova la rete sono memorizzate in elementi di retroazione. Tra le reti sequenziali le più importanti sono le macchine a stati finiti (FSM- Finite state machine) in cui gli elementi di retroazione sono Flip Flop con un unico segnale di clock. L'insieme dei FF è detto registro di stato e memorizza lo stato futuro presentando a valle lo stato presente. **È sempre possibile passare da un modello all'altro; il modello di Moore ha più stati ma funzioni di uscita più semplici.
AUTOMA DI MEALY:
Valore delle uscite dipende dallo stato presente e dagli ingressi in quell'istante. AUTOMA DI MOORE: Valore delle uscite dipende solo dallo stato presente e non dagli ingressi in quell'istante.
rappresentate graficamente. Nel diagramma:
- Ogni possibile valore dello stato interno è rappresentato da un cerchio; Se in corrispondenza di uno stato interno S, e di un valore V per gli ingressi, lo stato futuro è T, allora esisterà una freccia che collega S a T.
Nei circuiti Mealy le uscite dipendono sia dallo stato che dagli ingressi, quindi occorre specificare il loro valore sulle frecce;
Nei circuiti Moore le uscire dipendono solo dallo stato, quindi basta specificare il loro valore sugli stati.
SINTESI DI RETI SEQUENZIALI
- Descrizione comportamentale; Definizione del diagramma degli stati per definire le transizioni che si traducono nella tabella di flusso (qui si definiscono gli stati interni e le transizioni);
Metodi manuali o automatici per la minimizzazione degli stati; spesso il diagramma può essere minimizzato con un numero minore di stati attraverso gli algoritmi appositi;
Dal diagramma minimizzato e tabella di flusso si crea la tabella delle transizioni e delle uscite con l'assegnamento degli stati indicando quale numero binario corrisponde ad ogni stato;
Si ottiene l'implementazione avendo scelto i componenti bistabili elementari e i gate elementari per le reti combinatorie.
Esempio di sintesi: Si vuole costruire una rete sequenziale che riconosca la presenza di una certa sequenza di bit fissa anche se inclusa in una sequenza più lunga. La sequenza di bit che vogliamo riconoscere è 1001. La rete dovrà avere un ingresso A e un'uscita B e dovrà riconoscere la sequenza di bit 1001 applicata all'ingresso A. L'uscita dovrà valere 1 se e solo se in corrispondenza ai tre precedenti fronti di salita del clock i valori letti in A erano rispettivamente, 1 0 e 0. Il valore attuale dell'ingresso A è 1. Diagramma: Tabella:
Per catturare 4 stati diversi sono necessarie sequenze di bit lunghe 2. Introduciamo le due variabili booleane E e F facendo corrispondere gli stati agli assegnamenti di verità alle due variabili E e F come segue: STATO E F X 0 0 Y 0 1 W 1 0 Z 1 1 C'è bisogno di due flip-flop che chiameremo E e F.
