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Tabelle di verita’
Ö Si dicono COMPLETAMENTE SPECIFICATE se ogni valore della tabella assume il valore logico di vero o falso (1, 0)
Ö Si dicono NON COMPLETAMENTE SPECIFICATE se contengono condizioni di indifferenza. Si verifica in due casi:
C.1) se alcune configurazioni di ingressi sono vietate
C.2) se le uscite sono indifferenti per alcune configurazioni di ingresso Esempio : progettare una rete che indichi se due ingressi binari sono entrambi uguali a zero, se il segnale di parità pari e’ corretto, altrimenti indichi errore
x3 x2 x1 x0 a b c d e f g 0 0 0 0 1 1 1 1 1 1 0 0 0 0 1 0 1 1 0 0 0 0 0 0 1 0 1 1 0 1 1 0 1 0 0 1 1 1 1 1 1 0 0 1 0 1 0 0 0 1 1 0 0 1 1 0 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 0 0 0 1 0 0 0 1 1 1 1 1 1 1 1 0 0 1 1 1 1 0 0 1 1 1 0 1 0 - - - - - - - 1 0 1 1 - - - - - - - 1 1 0 0 - - - - - - - 1 1 0 1 - - - - - - - 1 1 1 0 - - - - - - - 1 1 1 1 - - - - - - -
Es: conversione BCD 7 segmenti
x x P ZeroE
x1 x2 P Zero E 0 0 0 1 0 0 0 1 - 1 0 1 0 - 1 0 1 1 0 0 1 0 0 - 1 1 0 1 0 0 1 1 0 0 0 1 1 1 - 1
Mappe
Ö Mappa:
Rappresentazione piu’ compatta della tabella di verita’
Ö E’ una rappresentazione matriciale della tabella in cui le righe indicano tutte le possibili configurazioni di un sottoinsieme delle variabili di ingresso e le colonne tutte le configurazioni delle variabili rimanenti, il valore nelle celle indica il valore dell’uscita nella configurazione corrispondente
Ö OGNI CELLA CORRISPONDE AD UNA CONFIGURAZIONE DELLE VARIABILI
Ö Mappe di Karnaugh : Mappe in cui le configurazioni successive in ogni lato sono ADIACENTI
Ö due configurazioni sono adiacenti se differiscono di un solo bit
Ö due celle sono adiacenti se corrispondono a configurazioni adiacenti
x 1 x (^000)
x 3 x (^2) 01 10 11
00
01
10
11 a
1
0
1
1
0
1
1
1
1
1
1
Funzioni combinatorie e gate elementari
Ö Le reti logiche combinatorie sintetizzano funzioni combinatorie.
Ö Per ogni n, e’ finito il numero di funzioni combinatorie di n variabili di ingresso. Alcune funzioni combinatorie elementari hanno una rappresentazione logica e grafica elementare (gate)
Funzioni di 1 sola variabile indipendente
x z3 z2 z1 z
Vcc
Massa filo
Buffer (amplifica)
NOT
complementazione
Funzioni di 2 variabili indipendenti
x1 x0 z0 z1 z2 z3 z4 z5 z6 z
z1: AND vale 1 se e solo se tutti gli ingressi valgono 1 equivale al prodotto logico in logica positiva
z7: OR vale 1 se e solo se almeno uno degli ingressi vale 1 equivale alla somma logica in logica positiva
z6: EXOR vale 1 se e solo se x1 o x2 valgono 1 ma non entrambi
Funzioni combinatorie
(2n^ )
N. conf=
Ö Quante sono le possibili funzioni binarie di n variabili?
Ö Tutte le combinazioni delle uscite per ogni configurazione di ingresso, ossia 2 elevato al numero delle possibili configurazioni di ingresso
Ö Una rete logica puo’ essere descritta attraverso la interconnessione di GATE ELEMENTARI
Ö La descrizione strutturale corrisponde allo schema logico. Gli schemi logici rappresentano reti logiche indipendenti dalla loro realizzazione tecnologica;
Ö Esempio : Progettare un HALF ADDER ossia un sommatore senza riporto di ingresso
b a S r
a
b
S
r
Forme d’onda
Ö Una rete logica puo’ essere descritta dal punto di vista comportamentale anche con una forma d’onda che indica il legame tra l’input e l’output nel tempo
Ö Dal punto di vista logico le uscite cambiano instantaneamente con il cambiamento degli ingressi (nei gate ideali non ci sono ritardi)
Ö Gate reali: introducono ritardi e possibili variazioni non stazionarie delle uscite (glitch)
Non vengono considerati problemi di tecnologia come:
Ö FAN-IN: n. max di input di un gate logico Ö FAN-OUT: n. di input a cui l’uscita del gate e’ connessa Ö Ritardi: si considerano gate a ritardo nullo e con connessioni a ritardo nullo Ö Consumi
a
b
S
r
Descrizione comportamentale con VHDL
Ö VHDL V HSIC H ardware D escription L anguage
(Very High Speed Integrated Circuits) Standard IEEE 1076 (1987) e 1164 (1991)
Ö Linguaggio di descrizione dell'hardware usato per:
Ö design specification (per progetti complessi, dichiarazione dei requisiti, specifica delle prestazioni) Ö design capture (come ingresso per il CAD\CAE) Ö design simulation (sia funzionale che temporale) Ö design documentation (standard DoD americano)
Ö Esempio di rete sequenziale: il Registro
Ö descrizione a parole: e’ una rete logica che se CE=1, quando il segnale di clock va alto, campiona i segnali di ingresso e li porta in uscita, mantenendoli per tutto il tempo in cui il segnale di clock non torna ad 1.
R
E
G
CE
clk
entity regn_e is generic (N : integer := 4); port ( signal IN_REG : in vlbit_1d(N-1 downto 0); signal CE, CLK : in vlbit; signal OUT_REG : out vlbit_1d(N-1 downto 0)); end regn_e;
Definizione dell’interfaccia
Esempio
architecture bhv of regn_e is begin PROCESS BEGIN wait until (prising (CLK)); if (CE='1') then OUT_REG <= IN_REG; end if; END PROCESS; end bhv;
Descrizione comportamentale
(^01) D Q
FDCE
D Q
CLK
CE
CLR
CLR
Dopo la sintesi logica con una data libreria…..
Algebra di Boole
Ö L’algebra di Boole e’ un sistema matematico che descrive funzioni di variabili binarie: e’ composto da
Ö un insieme di simboli B={0,1}
Ö un insieme di operazioni O={+,•,’}
Ö + somma logica Ö • prodotto logico Ö ‘ complementazione
Ö un insieme di postulati (assiomi) P:
Proprieta’ di chiusura:
per ogni a, b ∈B
a+b ∈ B a•b ∈ B
Ö COSTANTI dell’algebra: le costanti 0 ed 1
Ö VARIABILE: un qualsiasi simbolo che puo’ essere sostituito da una delle due costanti
P1) 0+0=
P2) 0+1=
P3) 1+0=
P4) 1+1=
P5) 0 •0= 0
P6) 0 •1= 0
P7) 1 •0= 0
P8) 1 •1= 1
P9) 0’ =
P10) 1’ =
Funzioni Booleane
Ö Una funzione completamente specificata di n variabili f(x (^) n-1 ,..., x 1 ,x 0 ) e’ l’insieme di tutte le possibili coppie formate da un elemento di B n^ (dominio) e da un elemento di B (codominio).
Ö La tabella della verita’ e’ un tipico modo per descrivere una funzione dell’algebra di Boole.
Ö Esiste corrispondenza 1:1 tra una tabella della verita’ e funzione Booleana.
Ö Complementazione : il valore complementato di A si indica come A’ oppure A.
Ö A e A’ non sono due variabili diverse: ci si riferisce a questi due simboli come a due letterali ; letterale e’ una variabile logica associata o meno al simbolo di inversione di valore. A e A’ sono due diversi letterali di una stessa variabile.
Ö Il simbolo • del prodotto logico viene spesso omesso.
x2 x1 x0 f(x2,x1,x0) 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 0 1 1 1 1
f(x2,x1,x0):BxBxB B
Analisi di uno schema logico
Ö Dallo schema logico tramite le espressioni e’ possibile ricavare il comportamento di una rete logica
Analisi:
nominando tutte le uscite dei gate logici
per sostituzione a partire dalle uscite si ottiene una funzione Booleana delle sole variabili di ingresso
Esercizio: Eseguire l’analisi del seguente schema
Funzioni dell’algebra tabella della verità
Espressioni
sintesi
analisi
Schemi logici
C
A
B
D
Z
Z Z
Z
Teoremi dell’algebra di Boole
Ö Si possono dimostrare per
Ö induzione perfetta Ö induzione matematica Ö manipolazione algebrica
Principio di Dualita’:
Ö ogni espressione algebrica presenta una forma duale ottenuta scambiando l’operatore OR con AND, la costante 0 con la costante 1 e mantenendo i letterali invariati.
Ö ogni proprieta’ vera per un’ espressione e’ vera anche per la sua duale.
Ö il principio di dualita’ e’ indispensabile per trattare segnali attivi alti e segnali attivi bassi.
Teor. di Identità
Ö (T1) X + 0 = X (T1’) X · 1 = X
Teor. di Elementi nulli
Ö (T2) X + 1 = 1 (T2’) X · 0 = 0
Ö sono molto utili nella sintesi di reti logiche: gli elementi nulli permettono di “lasciar passare” un segnale di ingresso in determinate condizioni
Ö ad es: progettare una rete logica che fornisca in uscita il valore di X se un pulsante P viene premuto altrimenti l’uscita valga sempre 0 (^) X
P
Z
Teoremi dell’algebra di Boole
Proprieta’ di assorbimento
Ö (T8) X + X · Y = X
Ö (T8’) X · ( X + Y ) = X
permette di minimizzare il n. di gate
Proprieta’ distributiva
Ö (T9) X · Y + X · Z = X · ( Y + Z )
Ö (T9’) ( X + Y ) ·( X + Z ) = X + Y · Z
X Y Z X Y Z
Teoremi dell’algebra di Boole
Proprieta’ della combinazione
Ö (T10) ( X + Y ) ·( X’+ Y ) = Y
Ö (T10’) X · Y + X’ · Y = Y
Proprieta’ del consenso
Ö (T11) ( X + Y ) ·( X’+ Z ) ·( Y + Z ) = ( X + Y )·(X’+ Z )
Ö (T11’) X · Y + X’ · Z + Y · Z = X · Y + X’ · Z
Teorema di De Morgan
Ö (T12) ( X + Y ) ‘ = (X’ • Y’)
Ö (T12’) ( X • Y)’ = (X’ + Y’)
Ö vale per n variabili
X Y
X Y
