Relatório Circuitos Digitais, Trabalhos de Aplicações de Circuitos Integrados Digitais

Baixe Relatório Circuitos Digitais e outras Trabalhos em PDF para Aplicações de Circuitos Integrados Digitais, somente na Docsity! 1 Prática 06: Células de Memória Nome do autor: Antônio Victor Gonçalves da Silva Afiliação do autor: Eng. Elétrica - UFPI E-mail: [email protected] Resumo - Esta prática tem por finalidade a implementação de circuitos de memória por células de memória, através do uso de Latch’s e Flip- Flops’s. Palavras-chave - Células de memória, Latch’s, Flip- Flop’s (FF). Abstract - This practice has the purpose of implementing the memory circuit of the use’s Latch’s and Flip-Flop’s. Keywords - Memory cells, Latch’s, Flip-Flop’s (FF). I. OBJETIVO • Implementar e verificar o funcionamento d e células de memória do tipo Latch; e • Implementar e verificar o funcionamento d e células de memória do tipo Flip‐Flop; II. MATERIAL UTILIZADO • Modulo de treinamento didático: Kit de eletrônica digital XD101; • Simulador de esquemas elétricos MultiSim; • CI 74LS00, CI 74LS74, CI 74LS112N. III. RESUMO A. Introdução Os circuitos digitais podem ser divididos em alguns tipos, dentre estes, pode-se citar os circuitos Combinacionais e os Sequenciais. A característica principal dos circuitos Combinacionais é o fato do resultado das saídas serem dependentes da combinação dos estados das entradas naquele momento. Destes pode-se citar os Decodificadores que são circuitos relacionam uma linha de código de saída com cada linha de código de entrada. Além destes, pode-se citar como outro exemplo os Circuitos Aritméticos, que colocam como resultado em suas saídas para cada conjunto de operandos. Já os circuitos Sequenciais possuem uma característica que lhes permitem serem diferenciados, que é a capacidade de memorizar uma informação, com isso, para determinar o resultado das suas saídas faz necessário não só conhecer a combinação de entradas, mas também os resultados de saídas anteriores. Dentro os elementos de memória o mais importante é o flip-flop, que pode ser formado a partir de uma configuração de portas lógicas que lhe permite como circuito final a memorização de informação. De fato, as portas lógicas por se só, não podem memorizar uma informação, mas a disposição de suas associações lhes permite um circuito resultante de memorização de informação. 2 A Fig. 0.1 mostra o bloco lógico de um flip-flop genérico. Neste, pode-se ver, duas saídas identificadas como 𝑄 e ?̅? são opostos entre si, a saída 𝑄 é a saída normal e ?̅? é a saída invertida do FF. Sempre que as entradas de um FF forem para o estado 𝑄 = 1/?̅? = 0, o estado obtido é chamado SET. De modo análogo, quando as entradas de um FF forem para o estado 𝑄 = 0/?̅? = 1 tem-se o estado CLEAR, ou seja, quando as entradas do FF fizerem 𝑄 = 0, chama-se isso de resetar. Dentre os vários tipos de flip-flop’s, destacam- se: FLIP-FLOP S-C O flip-flop S-C, possui uma entrada SET e uma entrada RESET, e saídas 𝑄 e ?̅?, como é possível ver na Fig. 0.2. Este FF, é disparado pela transição positiva do clock, ou seja, o FF só muda de estado quando o sinal de clock faz uma transição de 0 para 1. A saída do FF correspondente a cada entrada pode ser observada na Tabela I, onde é possível ver os estados das entradas SET e CLEAR, a transição positiva do clock e a saída 𝑄. Neste caso 𝑄0 é o nível lógico da saída antes da transição positiva do sinal de clock. Também é possível ver na Tabela 1 que a combinação 𝑆 = 𝐶 = 1 é invalida, não podendo assim ser usada, pois o resultado é uma condição ambígua. FLIP-FLOP JK O flip-flop J-K possui entradas J e K, pois é server para diferencia-lo do FF S-C, pois suas entradas controlam o estado do FF no mesmo modo que as entradas do flip-flop S-C, porém, há uma diferença. Quando 𝐽 = 𝐾 = 1 não resulta em um estado ambíguo ou invalido, mas para esta condição o FF comuta, ou seja, esta vai para o seu estado oposto. O bloco que representa o flip-flop J-K pode ser visto na Fig. 0.3. Fig. 0.3: Flip-Flop JK Borda de Subida A Tabela II, é a tabela verdade que resume como o flip-flop J-K funciona para cada entrada de acordo com as transições positivas do sinal de clock. Fig. 0.2: Flip-Flop S-C Borda de Subida Tabela I: Tabela-Verdade do Flip-Flop R-S Fig. 0.1: Bloco Lógico de um Flip-Flop genérico 5 saída o estado da entrada D quando há uma transição de subida na entrada do clock. Ou seja, o valor da entrada D só aparece na saída 𝑄 quando a borda de subida aparece na entrada de clock, por isso essa entrada é síncrona. Já as entradas assíncronas CLEAR e PRESET não dependem da entrada de clock, pois são independentes, por isso, são ditas assíncronas de forma que quando ativadas congelam a saída com o último estado armazenado. Ambas são ativas em nível BAIXO, portanto, quando, CLEAR em BAIXO a saída vai para 0 e quando PRESET em BAIXO a saída vai para 0 a saída vai para 1. Fig. 2.1: Circuito Lógico da Segunda Montagem A Tabela VI, é a tabela fornecida pelo fabricante que descreve o funcionamento do flip-flop D do CI 7474. Os resultados são como já explicados. Tabela VI: Tabela-Verdade da Segunda Montagem PR’ CLR’ CLK D Q Q’ 0 1 X X 1 0 1 0 X X 0 1 0 0 X X 1 1 1 1 ↑ 1 1 0 1 1 ↑ 0 0 1 1 1 0 X 𝑄0 𝑄′0 A Fig. 2.2 mostra o Diagrama Elétrico da 2ª Montagem utilizando o CI 7474. Neste caso só foi usado um flip-flop do CI, pois está montagem é apenas para a verificação do funcionamento do flip-flop D, uma vez que o CI 7474 possui dois flip-flop’s D. Fig. 2.2: Diagrama Elétrico da Segunda Montagem Tabela VII: Tabela de Verificação da Segunda Montagem PR’ CLR’ CLK D Q Q’ 0 1 X X 1 0 X X 0 0 X X 1 1 ↑ 1 1 1 ↑ 0 1 1 0 X 6 Terceira Montagem: Flip-Flop JK Descrição do funcionamento O flip-flop JK implementado pelo CI 74112 pode ser visto na Fig. 3.1. Onde possui duas entradas síncronas a entrada J e a entrada K e entradas assíncronas como PRESET e CLEAR. Neste FF o valor da saída pode ser observado na Tabela VIII nas situações que as entradas PRESET e CLEAR não estão ativadas. Já as entradas assíncronas CLEAR e PRESET não dependem na entrada de clock, pois são independentes, por isso, são ditas assíncronas de forma que quando ativadas congelam a saída com o último estado armazenado. Ambas são ativas em nível BAIXO, portanto, quando, CLEAR em BAIXO a saída vai para 0 e quando PRESET em BAIXO a saída vai para 0 a saída vai para 1. Fig. 3.1: Circuito Lógico da Terceira Montagem A Tabela VIII logo abaixo é a tabela fornecida pelo fabricante que descreve o funcionamento do flip-flop JK do CI 74112. Note que este FF é ativado na entrada de clock com transições negativas. Tabela VIII: Tabela-Verdade da Terceira Montagem PR’ CLR’ CLK J K Q Q’ 0 1 X X X 1 0 1 0 X X X 0 1 0 0 X X X 1 1 1 1 ↓ 0 0 𝑄0 𝑄′0 1 1 ↓ 1 0 1 0 1 1 ↓ 0 1 0 1 1 1 ↓ 1 1 Comuta 1 1 1 X X 𝑄0 𝑄′0 Fig. 3.2: Diagrama Elétrico da Terceira Montagem Fig. 2.3: Primeiro Diagrama de Tempo para Verificação da Segunda Montagem Fig. 2.4: Segundo Diagrama de Tempo para Verificação da Segunda Montagem 7 Tabela IX: Tabela de Verificação da Terceira Montagem PR’ CLR’ CLK J K Q Q’ 0 1 X X X 1 0 X X X 0 0 X X X 1 1 ↓ 0 0 1 1 ↓ 1 0 1 1 ↓ 0 1 1 1 ↓ 1 1 1 1 1 X X Quarta Montagem: Divisor de Frequência Descrição do funcionamento Como já foi citado os flip-flop’s trabalham com clock, e esse clock tem uma frequência preestabelecida, mas usando flip-flop’s JK conectados de forma que a saída do primeiro seja conectada a entrada de clock do segundo, essa frequência de saída no segundo flip-flop vai ser 1 2⁄ 𝑛 , sendo n o número de flip-flop’s. Para essa quarta montagem foi implementado um circuito que apresenta essa configuração, usando dois flip-flop’s. Assim, a saída 𝑄1 terá a metade da frequência da saída 𝑄0. Fig. 4.1: Circuito Lógico da Quarta Montagem Fig. 4.2: Diagrama Elétrico da Quarta Montagem Fig. 4.3: Diagrama de Tempo da Quarta Montagem IV. QUESTÕES 1. Descrever o funcionamento do Latch D Implementado pelo CI74LS74. Resposta: O flip-flop D implementado pelo CI 7474 possui uma entrada síncrona e entradas 74LS112N 1Q 5 ~1Q 6 ~1PR 4 1K 2 ~1CLR 15 1J 3 1CLK 1 0.1Hz 74LS112N 1Q 5 ~1Q 6 ~1PR 4 1K 2 ~1CLR 15 1J 3 1CLK 1 Q0 Q1 VCC 74LS112N ~1CLR 15 1J 3 1K 2 1CLK 1 ~1PRE 4 1Q 5 ~1Q 6 GND 8 ~2Q 7 2Q 9 ~2PRE 10 2CLK 13 2K 12 2J 11 ~2CLR 14 VCC 16 0.1Hz Q0 Q1 VCC Fig. 3.3: Diagrama de Tempo e Verificação da Terceira Montagem