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Codigo VHDL compuertas, Ejercicios de Electrónica Digital y Analógica

ejercicios de edaplayground de los temas de funciones de compuertas logicas

Tipo: Ejercicios

2022/2023

Subido el 19/07/2023

kmilo-reyes
kmilo-reyes 🇨🇴

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-- Nombre: Jorge Andres Gomez Hernandez
-- Documento: 1094265571
-- Fecha: 02/05/2023
-- Proyecto: F = (
A+B+C
)*(
A+B+D
)*(
B+C+D
)*(
A+B
).
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library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;
use IEEE.std_logic_unsigned.all;
entity funcion is
Port ( Entrada_A: in STD_LOGIC;
Entrada_B : in STD_LOGIC;
Entrada_C : in STD_LOGIC;
Entrada_D : in STD_LOGIC;
Salida_F : out STD_LOGIC;
);
end funcion ;
architecture Behavioral of funcion is
begin
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-- Nombre: Jorge Andres Gomez Hernandez -- Documento: 1094265571 -- Fecha: 02/05/

-- Proyecto: F = ( A + B + C )( A +^ B +^ D )( B + C +^ D )*( A +^ B ).

library IEEE; use IEEE.std_logic_1164.all; use IEEE.numeric_std.all; use IEEE.std_logic_unsigned.all; entity funcion is Port ( Entrada_A: in STD_LOGIC; Entrada_B : in STD_LOGIC; Entrada_C : in STD_LOGIC; Entrada_D : in STD_LOGIC; Salida_F : out STD_LOGIC; ); end funcion ; architecture Behavioral of funcion is begin

Salida_F <=(Entrada_A or not(Entrada_B) or Entrada_C) and ( Entrada_A or not(Entrada_B) or not(Entrada_D)) and ( Entrada_B or not(Entrada_C) or Entrada_D) and ( not(Entrada_A) or Entrada_B); end Behavioral;

library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity Simulacion is -- end Simulacion; architecture Behavioral of Simulacion is component funcion port ( Entrada_A: in STD_LOGIC; Entrada_B : in STD_LOGIC; Entrada_C : in STD_LOGIC; Entrada_D : in STD_LOGIC; Salida_F : out STD_LOGIC; ); end component; -- Señales de las entradas signal Entrada_A,Entrada_B,Entrada_C,Entrada_D : STD_LOGIC:= '0';

Entrada_C <= '0'; Entrada_D <= '1'; wait for 100 ns; -- Entrada_A <= '0'; Entrada_B <= '0'; Entrada_C <= '1'; Entrada_D <= '0'; wait for 100 ns; -- Entrada_A <= '0'; Entrada_B <= '0'; Entrada_C <= '1'; Entrada_D <= '1'; wait for 100 ns; -- Entrada_A <= '0'; Entrada_B <= '1'; Entrada_C <= '0'; Entrada_D <= '0'; wait for 100 ns; -- Entrada_A <= '0'; Entrada_B <= '1'; Entrada_C <= '0'; Entrada_D <= '1'; wait for 100 ns; -- Entrada_A <= '0';

Entrada_B <= '1'; Entrada_C <= '1'; Entrada_D <= '0'; wait for 100 ns; -- Entrada_A <= '0'; Entrada_B <= '1'; Entrada_C <= '1'; Entrada_D <= '1'; wait for 100 ns; -- Entrada_A <= '1'; Entrada_B <= '0'; Entrada_C <= '0'; Entrada_D <= '0'; wait for 100 ns; -- Entrada_A <= '1'; Entrada_B <= '0'; Entrada_C <= '0'; Entrada_D <= '1'; wait for 100 ns; -- Entrada_A <= '1'; Entrada_B <= '0'; Entrada_C <= '1'; Entrada_D <= '0'; wait for 100 ns; --

wait; end process; end Behavioral;