Diseño e Implementación de una SRAM de Dos Registros y Dos Celdas, Monografías, Ensayos de Arquitectura de ordenadores

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UNIVERSIDAD DE LAS FUERZAS ARMADAS

INGENIERÍA EN TECNOLOGÍAS DE LA INFORMACIÓN

ARQUITECTURA DE COMPUTADORES

MEMORIA SRAM: IMPLEMENTACIÓN

Edwin Fernando Suquillo 23 de julio de 2020

Objetivos Diseñar e implementar una SRAM (Static Random Access Memory o Memoria estática de acceso aleatorio) de dos registros y dos celdas de memoria para afianzar los conocimientos adquiridos en clase.

Desarrollo Diseño Conceptual o de Bloques Figura 1 “Diseño conceptual” Diseño Detallado por Bloque Figura 2 “Bloque de direcciones” Conformado por un switch para cada uno de los 8 registros (2 elevado a la 3), además conectado a un decodificador para enviar una señal dependiendo de qué registro se deba usar

Figura 3 “Bloque de memoria” El bloque de memoria está conformado por 64 circuitos (celdas) simples formados por compuertas nor, and e inversores cada uno para satisfacer la capacidad de la memoria de 8 registros, cada celda puede guardar un valor ya sea 0 o 1 además de poder seleccionar a qué celda se va a acceder mediante el bus de direcciones y el bus de datos. Al conectar cada una de las 64 celdas mediante sus respectivas: entradas de datos, selectores y R/W se forma la memoria de 8 bytes Figura 4 “Bloque de datos” Mediante este bloque se ingresa el dato el cual se va a registrar en cada una de las celdas de la memoria

celda está unido a bloque de dirección. Cada una de las entradas de datos están conectadas a el bloque de bus de datos. así formando la memoria SRAM de 8 registros Simulación Figura 6 “Celda de memoria simulada” Celda de memoria con un valor de 1 grabado en ella. para que se de este caso debe ser ingresado el valor de 1 en la entrada de dato, además de estar activada la lectura y el selector activado

Implementación La implementación se realiza para una memoria de 2 registros y dos celdas de memoria, debido a que implementar una memoria de ocho registros y ocho celdas de memoria conllevaría un espacio exagerado y un costo elevado. Partimos desde cero con un bread board de cuatro regletas como se muestra en la imagen 1. Imagen 1. Breadboard. El siguiente paso es polarizar el breadboard, de esta manera podrá tener alimentación en toda la plaga una vez sea energizada.

Una vez colocados los Deep switch, el siguiente paso es proceder a instalar la primera celda de memoria. Imagen 4. Implantación primera celda de memoria. De manera consecutiva se instala la siguiente celda de memoria, consiguiendo el primer registro de dos celdas. Imagen 5. Primer registro.

Así mismo se lleva a cabo el procedimiento para implementar el siguiente registro; primero una celda y posteriormente otra hasta completar el registro como se muestra en las imágenes 6 y 7, en este caso el segundo registro viene a ser el registro uno, mientras que el primer registro se nombra como registro cero. Imagen 6. Implementación celda 3(celda 0 de registro 1.) Imagen 7. Registro uno completo (Memoria de 2 registros y dos celdas de memoria.)

Conclusiones y Recomendaciones

• Se pueden añadir más registros a la memoria solo agrandando el número de selectores y con un decodificador más grande. así pudiendo llegar a hacer memorias realmente grandes
• Mediante compuertas básicas se puede implementar un circuito tan complejo como es el de una memoria que servirá para guardar datos de 0 o 1
• Se recomienda tener sumo cuidado y orden al momento de conectar los pines de los distintos circuitos integrados, para lo cual es indispensable desconectar la fuente de energía siempre que se requiera realizar un cambio en el circuito.

Bibliografía Torres, Tanya. (2000). La memoria caché y su incidencia en el desempeño de un procesador. (Tesis de pregrado). Escuela Politécnica Nacional, Quito, Ecuador. Departamento de Tecnología Electrónica. (s.f). Tema 2: Memorias y dispositivos lógicos programables. Sevilla, España: Universidad de Sevilla. Recuperado de https://www.dte.us.es/docencia/etsii/gii-is/estructura-de-computadores/grupo- 4 - 2018/EdC-T2-MEMORIAS-DISP-PROGR- 17 - 18.pdf Fairchild. (Agosto de 1986). Datasheet. Obtenido de https://pdf1.alldatasheet.com/datasheet-pdf/view/51031/FAIRCHILD/74126.html Texas Instruments. (Marzo de 1988). Texas Instruments. Obtenido de https://www.ti.com/lit/ds/symlink/sn74ls138.pdf?ts=1594877713363&ref_url=https% 3A%252F%252Fwww.ti.com%252Fproduct%252FSN74LS138%253FHQS%253DTI- null-null-alldatasheets-df-pf-SEP- wwe%2526DCM%253Dyes%2526dclid%253DCNeY_oyG0eoCFQsqhwodxAsBag Garcés Mosquera, C., Tello VIlela, J., & Suquillo Santamaría, E. (2020). DISEÑO: MEMORIA SRAM. Quito.

Datasheet de los componentes 74LS138 (Decodificador) Decodificador con tres líneas de entrada y ocho de salida, está diseñado para aplicaciones de decodificación de memoria, decodifica una de las ocho líneas de salida, dependiendo la selección en las condiciones de entrada (000 - 111), posee también tres entradas de habilitación; dos para activa baja y una para activa alta. Pines de entrada / salida: Figura 7. Pines de entrada y salida 74LS138. (Texas Instruments, 1988) Diagrama lógico: Figura 8. Diagrama lógico 74LS138. (Texas Instruments, 1988)

Tabla de funciones: Entradas Salidas Habilitar Selección G1 G2 C B A Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 X H X X X H H H H H H H H L X X X X H H H H H H H H H L L L L L H H H H H H H H L L L H H L H H H H H H H L L H L H H L H H H H H H L L H H H H H L H H H H H L H L L H H H H L H H H H L H L H H H H H H L H H H L H H L H H H H H H L H H L H H H H H H H H H H L Tabla 1. Tabla de funciones 74LS Características:

• Familia: TTL
• Configuración en línea: 3:
• Tensión de alimentación mínima: 4.74 V
• Tensión de alimentación máxima: 5.25V
• Pines: 16 (Texas Instruments, 1988)

Características:

• Suministro de voltaje (los valores de voltaje son con respecto al terminal de tierra): 7V
• Voltaje de entrada: 5.5 V
• Rango de temperatura de funcionamiento al aire libre: 0°C a 70°C
• 1 = Nivel alto
• 0 = Nivel bajo (Texas Instruments, 1983) 74 LS 1 26 (Habilitador no invertido) El circuito integrado 74LS126 no es un inversor, sus salidas tienen la capacidad de tener tres estados, que al estar activada, tiene características de baja impedancia, al estar desactivado, ambos transistores de salida están apagados lo cual hace que no funcione como conductor. Diagrama de conección: Figura 10. Diagrama lógico 74LS 126 (Buffer de tres estados no invertidos). (Texas Instruments, 1988)

Tabla de funciones: Entradas Salidas A C Y L H L H H H X L Hi-Z Tabla 2. Tabla de funciones 74LS126. Características:

• 4 buffers no inversores
• Salidas tri estado
• Tensión de alimentación mínima: 4.74 V
• Tensión de alimentación máxima: 5.25V
• Pines: 14 (Fairchild, 1986) AND La compuerta AND es una puerta que implementa la conjunción lógica, lo cual quiere decir que la salida será alta solamente cuando todas las entradas sean altas, caso contrario muestra una salida baja.