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ESCUELA DE INGENIERIA ELECTRICA
CIRCUITOS DIGITALES I IE-
REDES ITERATIVAS
El diseño por redes iterativas es un procedimiento de diseño para circuitos digitales combinacionales que deben procesar una gran cantidad de bits o una cantidad desconocida de bits.
Una red iterativa es un conjunto de celdas de lógica combinacional idénticas en las cuales la información es pasada de una celda a la siguiente de una manera lineal. Una excepción a la simetría de la estructura lo representan la primera y la última celda las cuales son, en general, diferentes. En la Figura Nº1 se muestra el esquema general de una red iterativa.
En la figura Nº1 se observa que una celda posee entradas y salidas primarias y entradas y salidas secundarias, también llamadas líneas de transporte interceldas o intercelular. Aunque en términos generales las líneas de transporte interceldas pueden acarrear información en ambos sentidos las redes iterativas más comunes solo trasiegan información en una dirección. Además la información que se pasa entre las celdas se llama estado de la celda.
Los pasos que se siguen para diseñar una red iterativa son los siguientes:
- Defina los estados de la red iterativa: esta asignación de estados es el paso más importante y surge del análisis del problema a resolver. Cada estado se define mediante un texto, en una sola oración. Se evita utilizar símbolos o expresiones en la definición de estados.
Celda N Celda k Celda 2 Celda 1
Entradas Primarias
Salidas Primarias
Líneas de transporte interceldas
Figura Nº Estructura general de una red iterativa
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- Realice la tabla de transición de estados: esta tabla muestra el estado que debe propagar la celda partiendo de cada uno de los posibles estados en que se encuentra la misma y ante cada una de las combinaciones de entrada posibles.
- Elija la asignación de estados: esta asignación de estados consiste en asignar un código binario a cada uno de los estados definidos
- Realice la tabla de transición de estados con la asignación realizada: esto se logra sustituyendo lo códigos binarios del paso 3 en cada uno de los estados de la tabla de transición de estados del paso 2.
- Dibuje un diagrama de bloque de la celda a diseñar: en este diagrama de bloques deben indicarse los nombres de las entradas y salidas primarias y secundarias. Esto con el fin de identificar todas las entradas y las salidas de la celda típica, así como el sentido de flujo de la información
- Diseñe la celda típica: Utilizando mapas de Karnaugh determine las ecuaciones lógicas de las salidas secundarias y primarias (si existen)
- Diseñe la celda final: En general la última celda de la red iterativa se diseña de manera diferente a la celda típica ya que se debe agregar, en algunas ocasiones, lógica adicional, o bien su estructura es más simple que la celda típica.
- Define las entradas de la celda inicial: Se debe definir cual es el estado de partida de la primera celda, o bien diseñar esta celda de manera diferente a la celda típica.
Con base en el procedimiento descrito se van a desarrollar cinco ejemplos de diseño de redes iterativas, que incluyen los siguientes aspectos
Ejemplo 1: Red iterativa con una entrada primaria y sin salidas primarias Ejemplo 2: Red iterativa con una entrada primaria y con salidas primarias Ejemplo 3: Red iterativa con más de una entrada primaria Ejemplo 4: Red iterativa con caso especial de celda inicial Ejemplo 5: Red iterativa con más de una tarea
EJEMPLO Nº.
Diseñar una red iterativa que determine si todos los ceros de una palabra A de n bits son contiguos. De ser así una salida C, al final de la red será 1. Por ejemplo, 110011, 00001111, 1110000 producen C=1, pero 101000, 1100010, 0001110 producen salidas C=0. Si no hay ceros la salida C debe ser 0.
EJEMPLO 2.
Diseñar una red iterativa llamada red de prioridad. Esta tiene un número de entrada de n bits denominado A ( AnAn-1…A 1 ) y produce una palabra de n bits
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3. Asignación de estados
a: 00 b: 01 Se requieren dos variables de estado: xy c: 11 d: 10
4. Tabla de Transición de estados codificada
Estado Presente xy
Próximo estado
A=0 A= 00 01 00 01 01 11 11 10 11 10 10 10 XY
**5. Diagrama de bloque de la celda típica
- Diseño de la celda típica**
6.1 Para la variable de estado X: 6.2 Para la variable de estado Y:
Diagrama esquemático de la celda típica
X x Ay Y x A Ay
Y xA Ay
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7. Celda Final
Para la celda final es preciso identificar si todos los ceros de la palabra A son contiguos, lo cual se cumple en los estados b y c , de donde se tiene la tabla de verdad para la salida C , de donde se deduce que C debe ser la segunda variable de estado
E.P xy
C
a: b: c: d:
8. Celda Inicial
La celda inicial parte de un estado que se conozca como válido, en este caso el estado de partida es que no se han recibido ceros , luego la celda inicial parte del estado a , cuyo código asignado es 00
SOLUCION EJEMPLO 2
1. Definición de Estados
La propagación del estado se supone de izquierda a derecha, luego los estados son:
a: No se han recibido unos a la izquierda b: Se ha recibido uno o más unos a la izquierda
C Y
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11. Celda Final
No se requiere salida secundaria, luego es posible eliminar parte de la circuitería de la celda típica
12. Celda Inicial
La celda inicial parte del hecho de que no se han recibido unos. Esto esta representado por el estado a de la red iterativa. Dado que el código asignado a dicho estado es 0, se tiene el siguiente alambrado para la celda inicial
SOLUCION EJEMPLO 3
1. Definición de Estados
La propagación del estado se supone de izquierda a derecha, luego los estados para la red iterativa son:
a: Hasta ahora A es igual que B b: A es diferente de B
2. Tabla de Transición de estados
Estado Presente
Próximo estado
AB= 00 AB= 01 AB=10 AB= a a b b a b b b b b
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3. Asignación de estados
a: 0 b: 1 Se requiere una variable de estado: X
4. Tabla de Transición de estados codificada
Estado Presente x
Próximo estado
AB=00 AB=01 AB=10 AB= 0 0 1 1 0 1 1 1 1 1 X
**5. Diagrama de bloque de la celda típica
- Diseño de la celda típica**
6.1 Para la variable de estado X:
Diagrama esquemático de la celda típica
7. Celda Final
La celda final activa la salida Z de la red iterativa cuando A es igual que B. esto está definido en el estado a , el cual tiene un código asignado 0, luego la celda final incluye un inversor a partir del estado transferido.
X x A B
X x AB AB
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4. Tabla de Transición de estados codificada
Estado Presente xy
Próximo estado
A=0 A= 00 01 10 01 01 11 10 11 10 11 11 11 XY
**5. Diagrama de bloque de la celda típica
- Diseño de la celda típica**
6.1 Para la variable de estado X: 6.2 Para la variable de estado Y
Diagrama esquemático de la celda típica
7. Celda Final
La salida Z deberá ser válida cuando se haya analizado toda la palabra y exista al menos un cero y al menos un uno. Esto se logrará cuando el estado transferido por la celda final sea el estado d , codificado con 11. Luego la salida Z de la red iterativa es la Y lógica de las dos variables de estado.
X x A Y y A
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8. Celda Inicial
Para la primera celda se definió un estado particular, el estado a. Luego la primera celda debe partir de este estado. Dado que el código asignado del estado a es 00, entonces la celda inicial se muestra en la siguiente figura
SOLUCION EJEMPLO 5
1. Definición de Estados
La propagación del estado debe realizarse de derecha a izquierda, luego la definición de estados viene dada por:
a: No se ha recibido ningún uno b: Ya llegó el primer uno la paridad es impar c: Ya pasó el primer uno la paridad es par
2. Tabla de Transición de estados
Estado Presente
Próximo estado
P=0 P= a a/0 b/ b c/1 b/ c b/1 c/
3. Asignación de estados
a: 00 b: 01 Se requieren dos variables de estado: XY c: 10 y una variable de salida: Z
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más pequeña. Este es un método heurístico, pero en general produce mejores resultados. Sea la asignación de estados:
a: 01 Variables de estado: XY b: 11 Variable de salida: Z c: 10
4a. Tabla de Transición de estados codificada
Estado Presente xy
Próximo estado
P=0 P= 01 01/0 11/ 11 10/1 11/ 10 11/1 10/ XY/Z
6a. Diseño de la celda típica
6a.1 Para la variable de estado X:
6a.2 Para la variable de estado Y:
6a.3 Para la variable de salida Z:
X x P
Y x y P
Y x yP yP
Z x P
Z xP xP
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6a.3 Diagrama esquemático de la celda típica
15. Celda Final
El bit de paridad R es igual a 1 para paridad impar la cual está definida en el estado b. Este estado tiene un código asignado 11, luego la salida R se obtiene con una función Y de las variables de estado
16. Celda Inicial
La celda inicial parte del estado a : no se ha recibido ningún uno. En el caso de la segunda asignación de estado este tiene un código asignado de 01, luego la celda inicial se alambra partiendo de este estado.
