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Tipo: Resúmenes
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1.Analizar el principio de funcionamiento de los flip-flops RS, D, JK y T utilizados comercialmente. 2.Identificar las diferencias entre un Flip-Flop y un “Latch” de tipo D. 3.Observar el efecto del reloj en los Flip-Flop temporizados y la sincronía de las entradas y salidas. 4.Implementar circuitos utilizando estos dispositivos de almacenamiento. II. MATERIALES y EQUIPO :
S R Qn + 1 Qn + 1 1 0 0 Qn Qn
0 X X Qn Qn
Para entender mejor lo explicare con el siguiente diagrama de tiempo: Las señales superiores representan las tres señales binarias de reloj, set y reset. Una sola salida Q en la parte inferior. Comenzamos por la izquierda, llega el pulso de reloj, pero no tiene efecto en Q porque las entradas R y S están en el modo de mantenimiento, por lo tanto, la salida Q permanece a “0”. En el punto del diagrama del tiempo, la entrada del set se activa en el nivel ALTO. Después de cierto tiempo en el punto ‘b’, la salida se pone a “1”. El pulso está presente cuando las entradas R y S están en modo mantenimiento, por tanto, la salida no cambia. En el punto ‘c’ la entrada del reset se activa con un nivel ALTO. Un instante posterior en el punto de la salida Q se borra o se pone a “0”, lo cual ocurre durante la transición de nivel BAJO a ALTO del pulso de reloj. En el punto ‘e’ esta activada la entrada de set, por ello se pone a “1” la salida Q en el punto ‘f’ de diagrama de tiempos. La entrada S se desactiva y la R se activa antes del pulso 6, lo cual hace que la salida Q vaya a nivel BAJO o a la condición de reset. El pulso 7 muestra que la salida Q sigue las entradas R y S todo el tiempo que el reloj está en ALTO. En el punto ‘g’ del diagrama de tiempos, la entrada de set(S) va a nivel ALTO y la salida Q alcanza también el nivel ALTO. Después la entrada S va a nivel BAJO. A continuación, en el punto ‘h’ la entrada de reset(R) se activa por un nivel ALTO. Esto hace que la salida Q vaya al estado de reset, o nivel BAJO. La entrada R entonces vuelve a nivel BAJO, y finalmente el pulso de reloj finaliza con la transición del nivel ALTO al BAJO. Durante el pulso de reloj 7, la salida estuvo en el nivel ALTO y después en el nivel BAJO. Observar que entre los pulsos 5 y 6 ambas entradas R y S están en “1”. La condición de ambas entradas R y S en el nivel ALTO, normalmente, se considera un estado PROHIBIDO para el FF. En este caso es aceptable que R y S estén en nivel ALTO, porque el pulso de reloj está en el nivel BAJO y el FF no está activado. c. ¿Cuál es la ecuación característica de un biestable R-S síncrono? La ecuación característica de un biestable RS síncrono esta dado por la tabla de verdad y según esta es:
Qn + 1 = Qn ∗ R + S ∗ CLK + Qn ∗ CLK
CLK S R Q Q
Observamos los modos de operación en la parte izquierda de la tabla de verdad hacia la derecha el primer caso muestra la condición o modo “mantenimiento” o inhabilitación. El segundo caso muestra la condición de “reset” del Flip-Flop. Cuando J=0 y K=1 y llega un pulso de reloj a la entrada CLK, el Flip-Flop cambia a 0 (Q=0). El tercer caso muestra la condición “set” del Flip-Flop JK. Cuando J=1 y K=0 y se representa un pulso de reloj, la salida Q cambia a 1. El cuarto caso muestra una condición muy difícil para el Flip-Flop JK que se denomina conmutación. La ecuación característica es:
ambigua.
Modo inicial O RESET con PRESET Y CLEAR = 1 ∧ J=K=”1” esperando el flanco de
de la señal de reloj se activa el MODO CONMUTAR y cambiara a “1” y luego a “0” en la salida simple Q.
SEGUNDO CASO: Se mantiene PRESET Y CLEAR = 1 ∧ J=K=”0” ⇒ Entonces se
TERCER CASO: Cambia PRESET = 0 Y CLEAR = 1 ∧ J=K=”1” ⇒ Entonces se activa las entradas asíncronas y en este caso la entrada PRESET^ =^0 mandara a la salida
bajo mientras que CLEAR^ no se activó.
Para apreciar la onda de la señal de salida hacemos uso del MAX+ PLUS II. Para esto creamos el circuito en MAX+PLUS II : Guardamos el archivo como “FF J-K con entradas asíncronas” y simulamos en la forma de onda. Excitamos las entradas con las que nos pide la pregunta y simulamos:
QP QP + 1 J K 0 0 0 0 X 0 1 0 X 1 1 0 1 1 X 1 1 1 X 0 MAPA-K:
QP QP 0 1 0 X 1 1 X 0
b. Utilizando un Flip-Flop D obtenga el tipo T.
Q^ T D P QP + 1 0 0 0 0 0 1 1 1 1 0 1 1 1 1 0 0 MAPA-K: D = T ∗ QP + T ∗ QP D = T ⊕QP DIAGRAMA LOGICO: c. Utilizando el Latch tipo D obtenga un Flip-Flop tipo D.
Para este caso usaremos este arreglo de Latches tipo D en serie: La imagen muestra un Flip-Flop D activado por flanco positivo donde dos Latches D están conectados en serie y una señal de reloj CLK está conectada a la entrada E QP (^) 0 1 0 0 1 1 1 0
de los Latches, uno directamente, y otro a través de un inversor. El primer Latch se llama pestillo maestro. El pestillo maestro está habilitado cuando CLK = 0 y sigue a la entrada principal D. Cuando CLK es un 1, el pestillo maestro está deshabilitado pero el segundo Latch, llamado pestillo esclavo, está habilitado para que la salida del pestillo maestro se transfiera al pestillo esclavo. El pestillo esclavo está habilitado todo el tiempo que CLK = 1, pero su contenido cambia solo al comienzo del ciclo, es decir, solo en el flanco ascendente de la señal porque una vez que CLK es 1, el pestillo maestro se desactiva y, por lo tanto, la entrada al pestillo esclavo no cambiará. DIAGRAMA LOGICO IMPLEMENTADO EN PROTEUS: CUANDO D ES “1” LA SALIDA TAMBIEN ES “1” ACTUA COMO UN SET DE FLIP FLOP TIPO D.
TABLA: INPU T D
QP QP + 1 0 0 0 0 1 0 1 0 1 1 1 1 QP + 1 = D
TABLA: INPU T T
QP QP + 1 QP (^) 0 1 0 0 0 1 1 1
CIRCUITOS INTEGRADOS UTILIZADOS DATASHEET 74LS
DATASHEET 74LS
