Análisis y Optimización de un Circuito Restador, Apuntes de Informática

¡Descarga Análisis y Optimización de un Circuito Restador y más Apuntes en PDF de Informática solo en Docsity!

Restador, Sumador

y Circuito Detector de Máximo

Introducción

En el capítulo anterior se mostró el funcionamiento de los elementos básicos que conforman algunas de las celdas. Ahora, se pasará a mostrar el funcionamiento de celdas más complejas que, trabajando en conjunto con otras, realizan operaciones que permiten la generación de las formas S y Z, la función de membresía trapezoidal, y permiten estructurar un sistema de toma de decisiones. Algunos de los circuitos tomados no presentaron un funcionamiento óptimo, por lo que en algunos casos fue necesario realizar algunas modificaciones.

Se comienza por el circuito restador, el cual es pieza fundamental en la celda del multiplicador/divisor, en la del generador de las formas S y Z, y también para la TMF. Posteriormente, se presenta el circuito sumador utilizado en la etapa de alimentación necesaria en el multiplicador/divisor. Se finaliza con el circuito detector de máximo, el cual es utilizado en el sistema de toma de decisiones. El funcionamiento del multiplicador/divisor y del circuito detector de mínimo son objeto de estudio de la tesis complementaria a este trabajo, por lo que serán presentadas posteriormente.

4.1 Restador

El circuito restador utilizado es el propuesto por Camacho [3],este circuito, mostrado en la Figura 4.1, realiza la resta de dos corrientes mediante el uso de espejos de corriente. En [3] la ecuación de salida no está representada en términos de las dimensiones de los transistores. Por esta razón la ecuación 4.1 representa la salida del circuito expresada en términos de todos los reflejos hechos por los espejos.

(^7 8 3 4 1 21 6 ) 8 7 4 3 2 1 5 6 out^ M^ M^ M^ M^ M^ M M^ M M M M M M M M M

I L^ W^ L^ W^ L^ W I L^ W I

L W L W L W L W

= ^ − 

 ^ (4.1)

Considerando unitarias las relaciones en las dimensiones de los transistores del circuito de la Figura 4.1, la ecuación 4.1 cambia y resulta, al igual que en [3], de la forma que se puede ver en la siguiente ecuación:

"Restador con espejos simples vddIin1 (^11 02 5) 20u Iin2 1 5 10u M1M2 23 22 00 00 modnmodn W=10uW=10u L=10uL=10u M3M4 43 33 11 11 modpmodp W=10uW=10u L=10uL=10u

M7M8 46 44 00 00 modnmodn W=10uW=10u L=10uL=10u

M5M6 45 55 00 00 modnmodn W=10uW=10u L=10uL=10u

.lib "ams0_8u.lib".dc Iin1 0u 80u 0.1u .probe.end

(a) Listado (^) Simulación(b) Figura 4.2 Restador de Camacho [3]

El circuito de Camacho no muestra niveles de error aceptables, por lo tanto es necesario llevar a cabo modificaciones para optimizar su funcionamiento. En primera instancia se simuló el circuito según el listado de componentes de la Figura 4.2 y los resultados de su simulación se aprecian en la Figura 4.2b. Para comprobar que el restador realiza la función deseada I 1 - I 2 cuando I 1 es mayor a I (^) 2 y 0 cuando I (^) 2 es mayor a I 1 , se

barrió la fuente I 1 desde 0 hasta 30μA y se mantuvo I (^) 2 en un valor constante de 10 μA.

Como puede verse la salida real empieza efectivamente en 0, pero de manera muy pronta incrementa su valor cuando teóricamente debería ser 0. En teoría, la salida debería ser 0 mientras I 2 fuera igual o mayor a I 1. En la práctica esto no se cumple y no sólo eso, sino

que sigue habiendo un error considerable a pesar de que I 1 es mayor que I (^) 2. A partir de

15 μA la respuesta se normaliza y el error se reduce.

Debido al error detectado en la corriente de salida, se decidió modificar las dimensiones de algunos de los transistores. No fue necesario realizar modificaciones a la estructura del circuito. Los cambios realizados a las relaciones geométricas de los transistores del restador se muestran en la tabla 4.1.

Tabla 4.1 Modificación a la relación geométrica de los transistores Transistor Camacho [3] Tesis M 1 10 μ (^10) μ 3.6 μ (^) 0.36μ

M (^) 2 10 μ^10 μ^ 3.6^ μ^ 0.36μ

M (^) 3 10 μ (^10) μ 7.2 μ (^) 0.36μ

M (^) 4 10 μ^10 μ^ 7.2^ μ^ 0.36μ

M (^) 5 10 μ (^10) μ 3.6 μ (^) 0.36μ

M (^) 6 10 μ^10 μ^ 3.6^ μ^ 0.36μ

M (^) 7 10 μ (^10) μ 0.36 μ (^) 3.6μ

M (^) 8 10 μ^10 μ^ 0.36^ μ^ 3.6μ

De esta manera se mantiene la misma estructura propuesta por Camacho [3]. Debido a que el restador es utilizado en otros circuitos, se decidió hacerlo un subcircuito para facilitar su uso. El subcircuito del restador se muestra en la Figura 4.1.b junto con un esquemático de la Figura 4.1.a para que sea sencillo identificar los nodos.

Una vez hechas las modificaciones pertinentes al circuito, se prosiguió a probar que en realidad llevaran a un mejor funcionamiento. En este caso sólo hubo que cambiar las dimensiones de algunos transistores y establecer las condiciones de simulación. Al igual que en la simulación realizada con el restador de Camacho [3], el voltaje de alimentación fue de 3 V. Se barrió la corriente I 1 de 0 a 30μA y la fuente I (^) 2 se mantuvo en 10μA, como

se puede observar en la Figura 4.3.

4.2 Sumador

El sumador es necesario para la etapa de alimentación del multiplicador/divisor propuesto en [6]. En este caso el sumador alimenta la suma de Ix + Iy a la celda translineal cuadrática (ver sección 3.3 ) para realizar la función F. De la misma manera, las corrientes Ix e Iy son tomadas de las entradas del sumador para ser alimentadas a las celdas que realizan las funciones G y H respectivamente. Es posible realizar un circuito sumador que funcione en modo corriente aplicando la ley de corrientes de Kirchoff en un nodo como se puede ver en la Figura 4.5. De esta forma se puede realizar la suma de N corrientes utilizando espejos.

Figura 4.4 Diagrama general del circuito sumador Figura 4.5 Representación de la Ley de corrientes de Kirchoff

De esta manera, como lo muestra la Figura 4.4, es posible sumar i corrientes de entrada simplemente conectando la salida de todos los espejos de corriente al mismo nodo y consecuentemente la salida del circuito se toma en el nodo en donde se realiza la suma.

El circuito sumador presentado en [3] es sumamente sencillo, y por esta razón la única modificación realizada es el cambio de tecnología, de AMS a 0.8μm a una tecnología MOSIS de 0.18μm. Fuera de esto, ambos circuitos son equivalentes y esto puede observarse en la Figura 4.6, en donde se presenta el esquemático del circuito final para el sumador.

Figura 4.6 Circuito final para el sumador La Figura 4.6 presenta el circuito sumador a ser utilizado en el multiplicador/divisor. Debido a que el sumador solamente se utilizará en una ocasión, se decidió no convertirlo en subcircuito y se añadieron dos transistores más para reflejar individualmente las dos corrientes de entrada del sumador y formar de esta manera la etapa que alimenta al multiplicador/divisor las corrientes Ix,Iy e ( Ix + Iy ). De esta manera el circuito modificado se puede ver en la Figura 4.7.a

Figura 4.7.a Etapa de inyección de corrientes Ix,Iy e ( Ix + Iy ) para el multiplicador/divisor

Figura 4.7.b Listado de componentes para la etapa de inyección corrientes

Para ambas simulaciones las corrientes de entrada son Ix e Iy. En la primera simulación se barrió Iy de 0 a 2μA, Ix se mantuvo en 1μA. Para la segunda simulación se

barrió Iy de 0 a 200μA, e Ix se mantuvo en 100μA En la Figura 4.8 se presenta la simulación para la etapa de alimentación de las corrientes ( Iy + Ix), Ix e Iy. En este caso

las corrientes de salida del circuito están representadas por I D ( M 7 N ) para (Iy + Ix),

I D ( M 8 N )para Ix, e I D ( M 9 N )para Iy.

Como se puede ver en las imágenes, prácticamente no existe error entre las corrientes de salida reales y las teóricas. En este caso se simuló el circuito con corrientes de entrada pequeñas, el siguiente paso a seguir fue probar el funcionamiento del circuito con corrientes de entrada mucho más grandes para comprobar que este continuara funcionando de la manera esperada.

Figura 4.8 Simulación de la etapa de alimentación para ( Iy = 0-2μA, Ix = 1μA)

Figura 4.9 Simulación de la etapa de alimentación para ( Iy = 0-200μA, Ix = 100μA)

A pesar del incremento considerable en los valores de las corrientes de entrada, el circuito continuó comportándose de manera estable y sin perder linealidad en el rango en el que se probó, como se puede ver en la Figura 4.9. De la misma manera no se registró un incremento en el error que pudiera existir entre la salida real y la teórica.

De esta manera finaliza la presentación del circuito propuesto para realizar la suma necesaria en el multiplicador/divisor. Como las simulaciones lo muestran, el circuito sumador trabaja de manera estable para un amplio rango de corrientes y la adición de transistores a su estructura no afecta su funcionamiento. Esto permite construir la etapa completa de inyección de corrientes tomando como base el circuito sumador. Las simulaciones también mostraron el funcionamiento lineal y estable de la etapa de alimentación completa, por lo que no debe representar una posible causa de error en el funcionamiento de las celdas translineales cuadráticas que conforman el multiplicador/divisor.

Figura 4.11 Configuración del circuito máximo para j corrientes de entrada

La Figura 4.11 presenta la estructura general de un circuito detector de máximo para j corrientes de entrada. El número de celdas conectadas en cascada dependerá de la cantidad de entradas a ser comparadas. De esta forma el circuito final dependerá del número de corrientes de entrada necesarias.

Como se mostrará en las simulaciones, el circuito se comporta de manera estable sin importar el número de corrientes de entrada. Por esta razón no fue necesario realizar cambios estructurales en la topología del circuito propuesto inicialmente en [5]. Para mostrar el funcionamiento se generaron dos circuitos distintos, uno para dos corrientes de entrada y otro para 3. El diagrama esquemático del circuito de máximo para dos entradas es el que se muestra en la Figura 4.12a

(a) Esquemático (b) Listado de Componentes

Figura 4.12 Circuito máximo para 2 entradas

Como se puede ver, para la comparación de dos corrientes de entrada sólo es necesario conectar dos celdas en cascada y colocar un transistor en configuración de diodo para poder medir la corriente máxima de salida.

En la Figura 4.13a se muestra el circuito máximo para 3 entradas. Su funcionamiento es igual al circuito para 2 entradas. La única diferencia es que presenta una celda más en su estructura para poder comparar una corriente adicional. Si fuera necesario comparar una corriente más, lo único que sería necesario es agregar otra celda y de esta forma es posible realizar la discriminación de la corriente máxima en el circuito.

Figura 4.14 Corriente de salida del circuito máximo

Figura 4.15 Comparación de VD ( M N 2 )y VD ( M N 5 )conforme In 2 se incrementa

En la Figura 4.15 se puede observar como mientras la corriente In 1 es mayor a la

corriente In 2 el voltaje en el drenaje M (^) 5 N es muy pequeño, significando que el transistor

está operando como un resistor, y por lo tanto, que el transistor M (^) 6 N no se encuentre

saturado.

Por otra parte, se puede observar que el voltaje en el drenaje de M (^) 2 N es igual al

voltaje de compuerta de M (^) 5 N , mientras In 1 es mucho mayor a In 2. Bajo este esquema de

funcionamiento existe una réplica del voltaje en el nodo 4 al voltaje en el nodo 3. Para la

zona en la que In 2 se aproxima al valor de In 1 el valor de VD ( M N 2 )comienza a alejarse de

VG ( M N 5 ).

En el momento en el que In 1 = In 2 los valores de VD ( M N 2 ) y VD ( M N 5 ) son

iguales por lo que en este caso los transistores M (^) 2 N y M (^) 5 N se encuentran saturados al

igual que M (^) 3 N y M (^) 6 N , razón por la cual existe un incremento en la corriente de salida para

este punto. Conforme In 2 se sigue incrementando VD ( M N 5 )aumenta hasta alcanzar el

valor de VG ( M N 5 )como era esperado y de la misma manera VD ( M N 2 )disminuye en este

caso.

Figura 4.16 Comparación de corrientes de drenaje en M3N y M6N con la corriente en M7N.

En la Figura 4.17 se puede observar la zona de operación en la que el circuito presenta el error más grande. Como se comentó anteriormente, esto sucede cuando las dos corrientes son parecidas. En la imagen se puede ver que el error máximo ocurre en el cruce entre In 1 e In 2. Para este caso el error es muy pequeño, del orden de 34.11 nA, no obstante

si se utilizan valores más altos de corriente el error aumenta.

Para mostrar que el error aumenta se presenta la Figura 4.18. En ella se puede observar que para valores más altos en las corrientes de entrada, el error en el cruce de las corrientes aumenta en comparación a la Figura 17. En el ejemplo anterior se tenía un error de 34.11 nA y en la figura presente el error aumenta a 139.966 nA. Esto se debe a un

incremento en la diferencia entre  I D ( M N 3 ) + I D ( M N 6 ) , que representa la corriente de

salida, e I D ( M N 6 )= I D ( M N 3 ), que representa el cruce de las dos corrientes.

El aumento del error tiene lógica, ya que cuando se tienen niveles más altos de corriente, la suma de éstas es mayor para intervalos en los que la diferencia es pequeña y mucho más alta para el punto del cruce. Por esta razón mientras se utilicen valores de corriente más altos en las celdas, el error en el cruce aumentará proporcionalmente.

Figura 4.18 Acercamiento a la zona en la que aumenta el máximo error en la corriente de salida

Figura 4.19 Corriente de Salida tomada en M (^) 7 N comparada con In 1 , In 2 e In 3

La Figura 4.19 presenta la salida del Detector de Máximo con tres corrientes de entrada. En este caso se puede observar que la corriente In 1 siempre es menor a las otras

dos corrientes, razón por la cual la corriente de salida nunca toma este valor. Posteriormente, se observa que In 3 es la corriente máxima en el intervalo de 0- 3 μ A y por

lo tanto para ese rango la corriente de salida es igual a In 3. Finalmente, una vez que In 2 es

mucho mayor a In 3 la salida toma el valor de la corriente máxima de entrada como era

esperado.

Como se puede ver, el circuito de máximo se comporta de manera estable para más de dos entradas. Por lo tanto, es posible realizar la comparación de varias corrientes de entrada y obtener la máxima. Esto será de utilidad en el sistema de toma de decisiones que será presentado en el capitulo 7. Así mismo, es posible obtener el circuito detector de mínimo complementando el circuito de máximo.