SISA (Simple Instruction Set Architecture), un lenguaje RISC de 16 bits:
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25 instrucciones de tamaño fijo de 16 bits.
De cálculo (Aritmético lógicas y de Comparación): AND, OR, XOR, NOT, ADD, SUB, SHA, SHL, CMPLT, CMPLE, CMPEQ, CMPLTU,
CMPLEU, ADDI.
De movimiento (Inmediato, Memoria y Entrada/Salida): MOVI, MOVHI, LD, LDB, ST, STB, IN, OUT
De ruptura de secuencia: condicional, BZ y BNZ, e incondicional, JALR (para llamadas y retorno de subrutinas).
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Estado del computador:
PC (Program Counter),
8 registros de 16 bits (R0, R1,... , R7),
Memoria de datos e instrucciones de 2^16 bytes accesible a byte y a word (2 bytes).
Espacio de direcciones de E/S con 256 puertos de entrada y 256 de salida de 16 bits cada uno.
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Usamos el siguiente convenio: los bits dentro de un campo de bits (Registro, Instrucción, Byte o Word en memoria, o campos de
menos bits dentro de estos) se numeran siendo el bit 0, el de la derecha, el bit de menor peso en las interpretaciones como número
natural (binario) o entero (Ca2, complemento a dos).
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Los operandos fuente y destino para las instrucciones de cálculo son siempre registros (R0, R1,... R7), excepto en la instrucción
ADDI, en la que el segundo operando es un inmediato de 6 bits en Ca2.
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Instrucciones de “load” (LD, LDB) y “store” (ST, STB) para copiar words y bytes entre memoria y registros. El modo de
direccionamiento para las cuatro instrucciones es “registro base más un desplazamiento de 6 bits en Ca2”. Los accesos a words (LD
y ST) son alineados a palabras (2 bytes) con formato de almacenamiento Little Endian: la dirección es par (el hardware pone a cero
el bit de menor peso de la dirección calculada sumando Ra más la extensión de signo del desplazamiento de 6 bits, N6) y apunta al
byte de menor peso de los dos bytes que forman la palabra en memoria. En la dirección siguiente (la dirección par + 1, la dirección
impar) está el byte de más peso. No obstante, no se detecta ni se produce una excepción en caso de intento de acceso no alineado, si
la dirección Ra + SE(N6) es impar simplemente se accede a la dirección que resulta de poner a 0 el bit de menor peso de la
dirección calculada (para obtener el byte de menor peso) y a la dirección siguiente (para el de más peso).
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Tipos de datos. Los operados fuente de las instrucciones de cálculo son palabras de 16 bits. No se detecta si el resultado de las
operaciones aritméticas es o no representable en 16 bits ni para la interpretación como números naturales en binario ni para números
enteros en Ca2 (no detección de Carry ni Overflow). Hay dos instrucciones diferentes para la división por potencias de dos de
naturales y de enteros, en las que tampoco se detecta si el resultado es representable o no en 16 bits. Hay instrucciones diferentes
para la comparación de naturales y para la de enteros y en estas instrucciones el booleano resultante de la comparación (0 para
FALSO y 1 para VERDADERO) siempre es correcto (aunque haciendo una resta de los operandos se hubiera producido carry y/o
overflow). El segundo operando de la instrucción ADDI es un entero de 6 bits en Ca2, así como el desplazamiento para el cálculo de
la dirección de memoria en las instrucciones “load” (LD, LDB) y “store” (ST, STB). El desplazamiento en las instrucciones de
ruptura de secuencia condicional relativa al PC es de 8 bits en Ca2, que se multiplica por 2 antes de sumarlo al PC actualizado. El
PC se actualiza a PC+2 durante la búsqueda de cada instrucción.
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Resumen de las 25 instrucciones SISA:
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Mnemonic Example Assembler Example Operation
(in pseudo C language)
0 0 0 0 a a a b b b d d d f f f AND, OR, XOR, NOT,
ADD, SUB, SHA, SHL NOT Rd, Ra
ADD Rd, Ra, Rb Rd=~Ra;
Rd=Ra+Rb;
0 0 0 1 a a a b b b d d d f f f CMPLT, CMPLE, -, CMPEQ,
CMPLTU, CMPLEU, -, - CMPLE Rd, Ra, Rb
CMPLEU Rd, Ra, Rb if(Ra
s
<Rb
s
)Rd=1 else Rd=0;
if(Ra
u
<Rb
u
)Rd=1 else Rd=0;
0 0 1 0 a a a d d d n n n n n n ADDI ADDI Rd, Ra, N6 Rd=Ra+SE(N6);
0 0 1 1 a a a d d d n n n n n n LD LD Rd, N6(Ra) Rd=Mem
w
[(Ra+SE(N6))&(~1)]
0 1 0 0 a a a b b b n n n n n n ST ST N6(Ra), Rb Mem
w
[(Ra+SE(N6))&(~1)]=Rb
0 1 0 1 a a a d d d n n n n n n LDB LDB Rd, N6(Ra) Rd=SE(Mem
b
[Ra+SE(N6)]);
0 1 1 0 a a a b b b n n n n n n STB STB N6(Ra), Rb Mem
b
[Ra+SE(N6)]=Rb<7..0>;
0 1 1 1 a a a d d d x x x x x x JALR JALR Rd, Ra PC=PC+2;tmp=Ra&(~1);Rd=PC;PC=tmp
1 0 0 0 a a a 0n n n n n n n n BZ BZ Ra, N8 PC=PC+2;if(Ra==0)PC=PC+SE(N8)*2
1 BNZ BNZ Ra, N8 PC=PC+2;if(Ra!=0)PC=PC+SE(N8)*2
d d d 0 MOVI MOVI Rd, N8 Rd=SE(N8);
1 0 0 1 a a a 1n n n n n n n n MOVHI MOVHI Rd, N8 Rd<15..8>=N8;
d d d
1 0 1 0 d d d 0 n n n n n n n n IN IN Rd, N8 Rd=Input[N8];
a a a 1 OUT OUT N8, Ra Output[N8]=Ra;
1 0 1 1 x x x x x x x x x x x x Future Extensions
1 1 x x
