Universidad Nacional
Mayor de San Marcos
“Universidad del Perú, Decana de
América”
Facultad de Ingeniería Electrónica
Y Eléctrica (FIEE)
Alumno: Alberca Garrido Eliham Amilcar
Docente: Oscar Casimiro
Curso: Laboratorio Sistema Digitales
Año: 2021
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Flip flops y latch lab digitales, Apuntes de Circuitos Digitales
Flio flops y latch circuitos digitales moscoso
Tipo: Apuntes
2020/2021
1 / 8
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Universidad Nacional
Mayor de San Marcos
“Universidad del Perú, Decana de
América”
Facultad de Ingeniería Electrónica
Y Eléctrica (FIEE)
Alumno: Alberca Garrido Eliham Amilcar
Docente: Oscar Casimiro
Curso: Laboratorio Sistema Digitales
Año: 2021
Cuestionario Previo
- Indique la diferencia entre los latches y los flip-flops. ¿Cuáles son las formas de disparo? La diferencia es que los Latch están diseñados para trabajar con niveles (estados) y los Flip- Flops para trabajar con flancos (cambios de estado) Disparados por Nivel (Latch) Disparados por flanco (Flip-Flops)
- Qué son circuitos con entradas síncronas o asíncronas? Los circuitos con entrada síncrona permiten un cambio de estados en los instantes marcados por una señal de sincronismo de tipo oscilatoria denominada como CLK, esta señal es una serie de pulsaciones cuadradas. Los circuitos con entrada asíncrona son circuitos cuyo cambio de estado depende de las señales de entrada.
- Explique el funcionamiento del flip-flop D con reloj En este tipo de Flip-Flop la salida Q toma el valor de la entrada D en el impulso de disparo de señal de reloj. Esto es útil si se quiere almacenar un único bit de dato.
- Dibujar la forma de onda de salida Q, para cada uno de los flip-flop tipo D mostrados en la figura, a partir de las formas de onda de entrada mostradas: Observe que la señal de reloj es diferente en cada caso. Disparado por flanco positivo En este diagrama de tiempo de un flip-flop tipo D de disparo por flanco positivo, notamos que la salida Q depende del cambio de estado de la entrada D, pero lo que realiza este circuito flip-flop es almacenar la señal anterior y cambiar de estado cuando la entrada clock tenga un flanco de subida, en ese momento se accionara el disparo.
Lo que se puede apreciar es la comprobación de la tabla de verdad. Observamos que cuando la entrada “PRESET” esta activa en alto la entrada “CLEAR” esta activa en baja, la salida Q siempre va a estar activa en alto sin importar los valores que pueda tomar la entrada D o el flanco de subida o bajada en la entrada del Clock. De igual manera cuando la entrada “PRESET” esta activa en bajo sin importar los valores que pueda tomar la entrada D o el flanco de subida o bajada de la entrada CLK.
- Verificar la operación del Latch 74LS75 - tipo D. Mostrar un diagrama de tiempos para las señales D, EN y Q. Para verificar el Latch tenemos que corroborar los valores simulados con la tabla de verdad: Simulcacion: Diagrama de tiempo:
El siguiente diagrama de tiempo representa la comprobación del 74LS75, este integrado tiene cuatro entradas de las señal D, además cuenta con 2 entradas habilitadoras que son los pines de Enable los cuales indican que entradas D van a habilitar.
- Explique el funcionamiento del flip-flop JK con reloj. El Flip-Flop JK es de los mas utilizados debido a su gran versatilidad, este FF cuenta con una entrada J que es la que va a realizar la función de SET, además cuenta con una entrada K que realiza la función de RESET. Este tipo de FF no tiene condicione no validas, es decir, que, a comparación del FF tipo D, el JK las entradas respectivas pueden ser 1 lógicos.
- Verificar la operación del flip-flop 74LS76 o 74LS112 - tipo JK. Mostrar un diagrama de tiempos para las señales J, K, CLK, PRT, CLR y Q. Para comprobarlo necesitamos contrastar los valore de la tabla de verdad y la simulación: Simulación:
En esta grafica podemos notar como es que la señal de salida tiene el doble frecuencia que la señal introducida en la entrada CLK, ahora corroboramos con la tabla de verdad del FF T. Mediante esta tabla de verdad, corroboramos que si se cumple nuestro circuito.
- Implementar un flip-flop tipo T en base a un flip-flop tipo D
- ¿Cuál es la finalidad de la señal de reloj en los Flip-Flop temporizados? Se podría considerar a la señal de reloj como una señal habilitadora, dado que esta señal permite el paso de las señales de entrada, tanto J K o como un FF R S, cuando se encuentra en un flanco de subida, por otro lado, si en la señal de reloj se encontrara un flanco de bajada va a permitir almacenar el dato del valor anterior que había tomado nuestra salida
- Para el circuito mostrado, completar el diagrama de tiempos para la salida Q, suponiendo que inicialmente está en BAJO