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SISTEMAS DIGITALES (Ingeniería Técnica Informática Gestión) TEST - 30/01/2006 El valor del test es de 5 puntos (una pregunta de test incorrecta anula una correcta) DURAN La siguiente igualdad es cierta: (110101) = (11101010)cu = (11110101 1)cp La siguiente igualdad es cierta: (010010)cpx (0100)cp = (001001000)cp . La siguiente igualdad es cierta : (01 )cuy — (11110)c0 + (1101)sm = (111 D)cu - La siguiente igualdad es cierta: (01110)cu / (010)cu =(011)cu Un código cíclico puede también ser denso. La información aportada por una palabra código perteneciente a un código cíclico y denso den dígitos es siempre de n bits. Sea fícba) = cba +0ba+ cba y g(c,b,a) = (0 +b'+a Kc +b'+a)Xc "+b+a)(c+b'+a)c+b+a) se cumple que f(c,b,a) = g(c,b,a) 8. Se cumple que : fíd,c,b,a) = E4(1,2,5,9,12) + Z4(10,14,15)= Ma(0,3,4,6,7,8,11) « Ilo (10,14,15). 9. Se cumple que : d'b' + d'a + ca + d'c + Da es una expresión mínima de la función f(d,c,b,a) = 10. 11. 12. 13. 14, 15, 16. 17. 18. 19. 20. 21. 22. 23. 24. 25. Y4(0,1,3,4,5,6,7,9,13,15) . Se cumple que : x(1,2,4,7) = 113(1,2,4,7) . Se cumple que : ca + d'e + ca” es una expresión mínima de la función f(d,c,b,a) = Y4(0,2,5,6,7,8,13,15) . Si un minitérmino es implicado primo de una función entonces, necesariamente, es esencial. Considerando circuitos pertenecientes a la misma familia lógica, una salida con fan-out cinco puede conectarse a dos entradas con fan-in diez. En cualquier familia lógica se cumple que: |Votimín —Votmax] 2 [V trimin — V Imán] Si en una familia lógica se cumple la condición de compatibilidad lógica, podemos asegurar que los márgenes de ruido en continua son menores o iguales que cero. La salida de un circuito combinacional puede depender de sí misma. En un codificador sin prioridad (en binario natural), si se activan simultáneamente las entradas de orden siete y tres, en la salida aparece la palabra código siete. En un codificador con prioridad habilitado, si no hay petición de servicio se desactiva la salida de habilitación (EO). Cuando se asocian dos codificadores con prioridad, el bloque más prioritario es el que recibe la entrada de habilitación (El) de la salida de habilitación (EO) del otro. Con un decodificador con las salidas a nivel bajo y puertas AND se puede implementar cualquier función lógica de igual o menor número de variables que líneas de dirección tenga el decodificador. Sea un decodificador binario natural de 3 a 8 con salidas activas a nivel bajo. En la salida Dy está implementado el maxitérmino My... Sea un decodificador binario natural de 3 a 8 con salidas (Do, Di, D,, ....De,D») activas a nivel alto. Se cumple que : (Do + D3 + Ds + D,)= Ex(1,2,4,6). La salida Z de un multiplexor de 4 canales (Do, D1, Dz, Ds), con entrada de o = DÍ matexer habilitación (El) activa a nivel alto, se puede expresar como: Z = (DoS1'Sy' a 8a1 + D¡SySo + D,S¡Sy + D3S¡So)El” donde So y Si son las entradas de D4 zbr selección. Hl El circuito lógico, a nivel de puertas, de un decodificador coincide con el ? ” ass j PO | de un demultiplexor. c La figura implementa la función F(D,C,B,A) = Y 4(3,4,5,6,7,10,13,14). A 26. 27. 28. 29. 30. 31. 32. 33. 34. 35. 36. 37. 38. 39. 40. 41. 42. 43. 44. 45. 46. 47. 48. 49. 50. Utilizando 3 inversores, 8 puertas AND de 3 entradas y una puerta OR de 8 entradas, se puede implementar un multiplexor de 8 canales, Utilizando únicamente 8 multiplexores de 8 canales se puede implementar un multiplexor de 64 canales, Con un comparador de 8 bits y sin circuitería adicional, se pueden comparar números codificados en complemento a dos comprendidos entre -256 y 255. En un comparador, cuando las dos palabras a comparar son iguales la salida es igual a las entradas de cascada. Las salidas de grupo generador G.o) y grupo propagador P¿.o) de un sumador con acarreo anticipado de 4 bits son independientes del acarreo de entrada Co. En un sumador con acarreo interno anticipado los términos P; y G; sólo dependen de A;, Bi y Co. En un sumador paralelo constituido por bloques con acarreo interno anticipado asociados con un LAC externo, el tiempo necesario para la suma es independiente del número de bloques, pero depende del tamaño de cada bloque. En un sumador paralelo con acarreo serie, el tiempo necesario para la suma es directamente proporcional a la longitud de palabra, En las ALU's al realizar una operación lógica no se tiene en cuenta el valor del acarreo. Dos sistemas secuenciales con distinto número de estados tienen siempre distinto número de variables de estado. En un sistema secuencial síncrono, las variables de estado pueden adquirir varias combinaciones binarias en cada periodo de la señal de reloj. En un autómata de Moore, la salida actual depende del estado actual y no de la entrada actual. No obstante, la secuencia de salida si depende de la secuencia de entrada. Los biestables con sincronismo maestro-esclavo, independientemente de la lógica de disparo, eliminan el problema de la captación de unos. No hay diferencia entre el cronograma de un biestable D sincronizado por flanco de bajada y el de un biestable D maestro-esclavo, cuyo maestro capta por nivel bajo. En todos los biestables el próximo estado depende del estado actual y de las entradas de la lógica de disparo. Con una puerta or-exclusiva podemos conseguir una lógica de disparo D a partir de un biestable T y viceversa, La ecuación del biestable JK es: Qu: = QJ + Q/K” En un biestable con sincronismo por flanco, la lógica de disparo debe permanecer estable Trop segundos antes del flanco y Tserup segundos después del flanco. Los registros de desplazamiento pueden contar también con entradas y salidas paralelo simultáneamente. Los registros de desplazamiento se implementan con biestables con sincronismo por flanco. Las memorias estáticas no pierden su contenido al desaparecer la alimentación. La extensión de la longitud de palabra utilizando memorias de longitud de palabra menor, se basa en la utilización de las patillas CS (Chip Select) que permite la selección en cada instante de sólo uno de los módulos de memoria. En una PAL la matriz OR es fija. El contenido de las memorias estáticas necesita un refresco periódico. Con una memoria PROM de 2” x n bits se puede implementar cualquier sistema combinacional con n funciones de m variables. SISTEMAS DIGITALES (I.T.I. Gestión) EXAMEN 30/01/2006 PROBLEMAS Contestar a los problemas en hojas independientes. PROBLEMA 1 Dada la función f(a,b,c,d)= ab” +a' bd” +a' d+bed+acd a) Obtener su tabla de verdad y simplificar la función por Karnaugh. (1 punto) b) Implementar dicha función mediante : 1) un multiplexor de ocho canales. (0,5 puntos) 2) un decodificador. (0,5 puntos) PROBLEMA 2 Diseñar, utilizando biestables JK con sincronismo por flanco de bajada y el menor número posible de puertas lógicas, un contador asíncrono que evolucione según la siguiente secuencia : 0,1,2,3,2,3,0,1,4,5,6,7,6,7,4,5,>0.J1.,... (2 puntos) PROBLEMA 3 Diseñar un sistema de memoria de tamaño 1024 x 8 bits, a partir de CI de memorias de 256 x 4 bits con entrada de selección de chip (CE) y de lectura/escritura (R/W"). (1 punto) 
