ETT, ETE, ETI
.
.
.
.
.
.
.
.
.
Introducció al disseny de sistemes seqüencials
Estructura i Tecnologia de Computadors
Jordi Solé i Casals
Albert Baucells i Colomer
Jordi.Sole@uvic.es
Albert.Baucells@uvic.es
[P-ETC-1Q-M3-CA]
29-octubre-2004 (ver 1.0)
Prepara tus exámenes
Prepara tus exámenes y mejora tus resultados gracias a la gran cantidad de recursos disponibles en Docsity
Consigue puntos base para descargar
Gana puntos ayudando a otros estudiantes o consíguelos activando un Plan Premium
Orientación Universidad
Prepara tus exámenes
Prepara tus exámenes y mejora tus resultados gracias a la gran cantidad de recursos disponibles en Docsity
Busca documentos
Prepara tus exámenes con los documentos que comparten otros estudiantes como tú en Docsity
Busca tu universidad
Encuentra los documentos específicos para los exámenes de tu universidad
Video Cursos
Estudia con lecciones y exámenes resueltos basados en los programas académicos de las mejores universidades
Quiz
Responde a preguntas de exámenes reales y pon a prueba tu preparación
Consigue puntos base para descargar
Gana puntos ayudando a otros estudiantes o consíguelos activando un Plan Premium
Comunidad
Pregúntale a la comunidad
Pide ayuda a la comunidad y resuelve tus dudas de estudio
Ebooks gratuitos
¡Nuestros e-books salva-estudiantes!
Descarga nuestras guías gratuitas sobre técnicas de estudio, métodos para controlar la ansiedad y consejos para la tesis preparadas por los tutores de Docsity
Asignatura: Estruc. i Tècn. de Computadors, Profesor: , Carrera: Enginyeria Tèc. Informàtica de Sistemes, Universidad: UVic
Tipo: Apuntes
Antes del 2010
1 / 30
Esta página no es visible en la vista previa
¡No te pierdas las partes importantes!
Vista previa parcial del texto
¡Descarga Mòdul 3.Circuits Seqüencials y más Apuntes en PDF de Informática solo en Docsity!
ETT, ETE, ETI
Introducció al disseny de sistemes seqüencials
Estructura i Tecnologia de Computadors
Jordi Solé i Casals Albert Baucells i Colomer [email protected] [email protected]
[P-ETC-1Q-M3-CA]
29-octubre-2004 (ver 1.0)
(^2) TAUVIC-TeleAprenentatge Universitari VIC
No és permesa la reproducció total o parcial d’aquests apunts, ni el tractament informàtic, ni la transmissió per cap forma o per qualsevol mitjà, sigui electrònic, mecànic, per fotocòpia, per registre o altres mètodes, sense el permís previ i per escrit dels titulars del Copyright.
DRETS RESERVATS 2003 UNIVERSITAT DE VIC Sagrada Família, 7 08500 Vic (Barcelona) Autor mòdul: Jordi Solé i Casals Universitat de Vic
(^4) TAUVIC-TeleAprenentatge Universitari VIC
Introducció
En aquest mòdul es presenten els circuits o sistemes seqüencials. La diferència principal respecte dels sistemes combinacionals, estudiats en el mòdul anterior, és que ara es tracta de sistemes amb memòria, és a dir, en els quals el temps és important. Això vol dir, doncs, que per a un mateix conjunt d’entrades, un sistema seqüencial pot donar diferents resultats de sortida depenent de les sortides que havia donat anteriorment, per tant depenent de l’instant de temps en què s’apliquen les entrades.
Es tracta d’un tipus de circuit important, que ens permetrà dissenyar sistemes que no podríem fer amb un circuit purament combinacional. En el marc de les enginyeries, la capacitat de poder analitzar i sintetitzar sistemes seqüencials permetrà a l’estudiant entendre més clarament, per exemple, el funcionament intern d’un ordinador o d’un sistema de control.
Objectius
1. Entendre la diferència entre sistemes combinacionals i sistemes seqüencials. 2. (^) Entendre la diferència entre els sistemes seqüencials síncrons i asíncrons. 3. Presentar les diferents eines d’anàlisi de sistemes seqüencials i aprendre el seu ús. 4. Conèixer els diferents tipus de biestables utilitzats en els sistemes seqüencials síncrons.
Universitat de Vic 5
Continguts
Mòdul 3. Disseny de sistemes seqüencials
3.1. Introducció
En els circuits digitals considerats fins ara, les sortides en un instant de temps determinat t 0 depenen exclusivament dels valors de les entrades en aquest instant (^) t 0. Per tant, per a uns valors determinats de les variables d’entrada, obtindrem sempre les mateixes sortides independentment de l’instant de temps en què s’apliquin les entrades.
Hi ha molts sistemes que no en tenen prou amb aquest model i necessiten elements de memòria. En aquest cas, les sortides depenen dels valors actuals de les entrades i també dels valors passats. Tindrem, doncs, el que anomenarem sistemes seqüencials.
En termes generals, un sistema seqüencial no és res més que un circuit combinacional al qual es connecten elements de memorització per formar una realimentació. Els elements de memorització són dispositius capaços d’emmagatzemar informació binària que defineix l’estat del sistema seqüencial (circuit) en un instant determinat.
Figura 1 : diagrama de blocs genèric d’un sistema seqüencial
Si observem la Figura 1, veurem que un sistema seqüencial té variables d’entrada externes ( x ), variables de sortida ( s ) i variables d’estat ( y ), que són les que es realimenten cap a l’entrada^1.
(^1) El subíndex t de les variables d’estat indica que són les variables actuals, en canvi el subíndex t +1 indica que són les variables futures, que tindrem a la sortida després d’un temps ∆ t.
x s yt+
n (^) m yt q p
sistema combinacional (^) elements de memorització
Universitat de Vic 7
per obtenir el retard necessari. Per tant, un sistema seqüencial asíncron no és res més que un sistema combinacional amb realimentació d’algunes (o totes) de les seves sortides. Donat que no tenim un control absolut del retard del dircuit, el sistema pot ser inestable i caldrà tenir-ho en compte al fer un disseny mitjançant sistemes seqüencials asíncrons. II. En els sistemes seqüencials síncrons s’utilitzen elements de memorització que van controlats pel senyal de rellotge (sincronisme) del sistema. Aquests elements de memorització s’anomenen biestables (popularment també flip-flops ), ja que tenen dos possibles estats estables a les seves sortides. Hi ha diferents tipus de biestables, que presentarem i estudiarem més endavant.
La utilització d’un tipu de sistema seqüencial (asíncron/síncron) vindrà determinada per l’aplicació que s’estigui realitzant. En general, però, els sistemes asíncrons són útils quan hem de comunicar dos sistemes amb generadors de sincronisme independents, o bé (i especialment) per a la realització de sistemes seqüencials senzills com ara els biestables. En canvi, en la majoria de sistemes seqüencials utilitzarem sistemes síncrons ja que ens permetran un control més gran sobre el funcionament del sistema i a més el seu disseny serà molt més senzill.
3.2.3. Concepte d’estat i diagrama d’estat
Suposem que tenim al davant tres bombetes ( A , B i C ), i ens demanen que activem una sortida S (alarma) si i només si tenim les tres bombetes enceses alhora. Amb els elements estudiats en el mòdul de sistemes combinacionals sabem com s’ha de fer, fins i tot de moltes maneres diferents. Quan els valors presents a les entrades (estat de les bombetes) variïn, llavors S també canviarà consegüentment de valor.
Imaginem-nos ara que el sistema de control és més complexe. Suposem que tenim les tres bombetes ( A , B i C ), i que l’alarma s’ha d’activar si i només si es dóna la seqüència C , A , B , és a dir, si primerament s’encén la bombeta C , seguidament la bombeta A i finalment la bombeta B^2. Fixem-nos que en aquest nou disseny necessitem saber en quin ordre s’han activat les bombetes, és a dir, la seqüència de senyals d’entrada que hem tingut, i no
(^2) Suposem que les bombetes estan enceses durant un període de temps T i després s’apaguen.
(^8) TAUVIC-TeleAprenentatge Universitari VIC
només el seu valor en un moment determinat. Per tant, cal que el sistema que activi la sortida S tingui memòria.
Intentem ara descriure els passos que seguiríem per activar l’alarma S si nosaltres fóssim el sistema (suposeml que inicialment estan totes tres apagades):
- Estem pendents de l’estat de les bombetes. El que ens interessa veure és si s’encén la bombeta C. Aquest serà un canvi significatiu per a nosaltres. Quan es dóna, passem al següent punt.
- Un cop s’ha encès C , mirem si s’encén A. Si s’encén o s’apaga una altra bombeta, ja no es dóna la seqüència demanada i per tant tornem al punt anterior. Si, en canvi, s’encén la bombeta A , s’ha produït un altre canvi significatiu que ens porta al següent punt.
- Ja s’han encès, en l’ordre correcte, les bombetes C i A. Esperem ara que s’encengui B. Si se n’encén o se n’apaga una altra, deixem de tenir la seqüència demanada i per tant tornem al punt inicial. En canvi, si s’encén B hem d’activar l’alarma S^ perquè hem detectat la seqüència demanada.
En un diagrama temporal veuríem, per exemple, una evolució com la de la figura següent:
Figura 3 : cronograma d’exemple per a l’activació de l’alarma S. Fixem-nos, en la zona encerclada, com la seqüència C , A , B (en vermell) provoca l’activació de la sortida S (en blau).
(^10) TAUVIC-TeleAprenentatge Universitari VIC
Figura 5 : diagrama d’estats complert de l’exemple. Cada transició porta l’etiqueta de la condició necessària perquè es doni el pas, i el valor dins de cada estat correspon al valor de la sortida S.
3.2.4. Eines d’anàlisi de sistemes seqüencials asíncrons
Per analitzar sistemes seqüencials asíncrons utilitzarem tot un seguit d’eines diferents que ens permetran caracteritzar el comportament del sistema. Algunes d’aquestes eines, com per exemple el diagrama d’estats, l’utilitzarem també en l’anàlisi i el disseny de sistemes seqüencials síncrons.
El conjunt d’eines que presentarem, mitjançant un exemple pràctic, és el següent:
a) Model de retard del circuit b) Equació característica c) Taula característica d) Mapa de Karhaugh e) Mapa de transicions f) Diagrama d’estats g) Diagrama de temps
AB C
A BC + AB C
A BC + AB C
AB C
ABC AB^ C
AB C
AB C
CI
E 0 0
E 1 (^0) E 2 0
E 3 1
Universitat de Vic 11
Sigui, doncs, el circuit de la figura següent. Donat que d’entrada és un circuit que conté només portes lògiques, analitzem-lo amb l’ajut de la taula de veritat, tal com hem fet fins ara amb els sistemes combinacionals
Figura 6 : circuit seqüencial asíncron
La taula de veritat tindrà dues entrades ( a i b ) i una sortida ( y ):
a b y 0 0 0 0 1 0 1 0? 1 1 1
Taula 1 : Taula de veritat per al circuit de la Figura 6
Fixem-nos que per al cas a = 1, b = 0, el valor de x és 0 i per tant el valor de la sortida y depèn del valor de z. El problema és que, a la vegada, el valor de z depèn del valor de y ja que a = 1.
Està clar, doncs, que el sistema necessita el coneixement del valor anterior de (^) y per determinar-ne el valor actual (es tracta, per tant, d’un sitema seqüencial) i que la taula de veritat no és una eina suficient per especificar el comportament d’aquest tipus de circuits.
a y z
b x
Universitat de Vic 13
c) Taula característica: consiteix en posar una taula, semblant a la taula de veritat, en la qual hi apareixen també com a entrades les variables d’estat. En l’exemple que estem analitzant, ens quedari la taula següent:
Taula 2 : Taula característica per al circuit de la Figura 7. En vermell es marquen els dos estats que no es podien definir a la Taula 1, al considerar el sistema com a combinacional.
d) Mapa de Karnaugh: consiteix en dibuixar un mapa de Karnaugh però posant en les files les variables d’estat actuals ( yt ) i en les columnes les variables d’entrada externes ( x ). Cada casella del mapa contindrà, llavors, els valors de les variables d’estat futures ( yt+1 ). En l’exemple que estem analitzant, ens quedari el mapa següent:
Taula 3 : Mapa de Karnaugth per al circuit de la Figura 7. En vermell es marquen els estats estables.
S’anomenen estats estables aquells en els quals l’estat futur és igual a l’estat present (marcats en vermell en el mapa de la Taula 3).
yt a b yt+ 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 0 1 1 0 1 1 1 1 1
yt \ ab 00 01 11 10 0 0 0 1 0 1 0 0 1 1
(^14) TAUVIC-TeleAprenentatge Universitari VIC
e) Mapa de transicions: consiteix en dibuixar un mapa de Karnaugh similar al del cas anterior, però en comptes de posar les valors de les vartiables d’estat s’hi posa el nom de l’estat, assignat en una codificació prèvia. En l’exemple que estem analitzant, ens quedari el mapa següent:
Taula 4 : A l’esquerra, la codificació dels estats. A la dreta, el mapa de transicions per al circuit de la Figura 7. En vermell es marquen els estats estables.
f) Diagrama d’estats: tal com ja hem vist en l’apartat 1.2.3, el diagrama d’estats és una representació gràfica del mapa de transicions. En l’exemple que estem analitzant, ens quedari el diagrama següent:
Figura 8 : Diagrama d’estats per al circuit de la Figura 7. El valor dins de l’estat és el valor de la sortida en l’estat (en aquest cas, la mateixa variable d’estat y ).
g) Diagrama de temps (cronograma): consisteix (vegeu la Figura 3) en representar l’evolució temporal dels senyals del circuit (entrades, variables d’estat i sortides), per a unes condicions inicials i una evolució determinada de les variables d’entrada.
Considerant el model de retard, un possiblede cronograma per a l’exemple que estem tractant seria:
codificació nom de l’estat 0 e 1 1 e 2
estat \ ab 00 01 11 10 e 1 e 1 e 1 e 2 e 1 e 2 e 1 e 1 e 2 e 2
a ab
a
ab
e 1 0
e 2 1
(^16) TAUVIC-TeleAprenentatge Universitari VIC
3.3. Biestables
3.3.1. Introducció
Un dispositiu de memorització bàsic, que anomenarem biestable és un dispositiu que té dos estats estables possibles (per això rep també el nom popular de "flip-flop"). De biestables n'hi ha de diferents tipus, dels quals nosaltres estudiarem el ssegüents:
- de tipus pany ( latch en la terminologia anglesa)
- activats per flanc
3.3.2. Biestables de tipus pany ( latch )
a) latch S-R ( Set-Reset ): símbol:
funcionament: Q val "1" quan activem S, és a dir al posar S=1 (acció de Set ) Q val "0" quan activem R, és a dir al posar R=1 (acció de Reset ) estructura interna:
Podem analitzar el funcionament d’aquest sistema seqüencial asíncron mitjançant les eines descrites a l’apartat 3.3.4:
S Q
R Q
Q
S
R
Q
Universitat de Vic 17
a) Model de retard:
Construïm el model de retard considerant totes les portes ideals (sense retard) i afegint un bloc de retard pur ∆t al final. D’aquesta manera, la sortida és Q en l’instant actual (anotat com Qt) i l’entrada que hi ha al bloc de retard, que serà la sortida després del retard ∆t, es correspon, per tant, amb Qt+1. b) Equació característica:
Qt + 1 = ( R + x ) = R +( S + Qt ) = R ( S + Qt ) = R ( S + Qt ) = RS + RQt
c) Taula característica: S R Qt Qt+1 xt 0 0 0 0 1 0 0 1 1 0 0 1 0 0 1 0 1 1 0 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 0
L’entrada S=R=1 és una entrada no permesa ja que donaria lloc a una sortida Qt = x t. Recordem que, en principi, la sortida auxiliar x t s’ha de correspondre amb Qt. A més, es poden observar tres estats inestables. Quins?
Com a exercici es proposa que completeu el mapa de Karnaught, el mapa de transicions, el diagrama d’estats i el diagrama de temps.
Qt+
Qt
S
R ∆t
Universitat de Vic 19
estructura interna:
Com a exercici es proposa que analitzeu el circuit, com en els exemples anteriors. d) J-K amb senyal de control ( Gated J-K latch ): símbol:
funcionament: es tracta d’un refinament del latch S-R, on ara l’estat 11 (J=K=1) està permès. Fixeu-vos que, de fet, S’ mai serà igual a R’. estructura interna:
Com a exercici es proposa que analitzeu el circuit, com en els exemples anteriors. e) T amb senyal de control ( Gated T latch ): símbol:
R’
S’
C
Q
D
Q
J Q
C
K Q
R’
S’
C
Q
S
R
Q
(^20) TAUVIC-TeleAprenentatge Universitari VIC
funcionament: es tracta d’un latch^ J-K amb les entrades unides (J=K). estructura interna:
Com a exercici es proposa que analitzeu el circuit, com en els exemples anteriors.
3.3.3. Biestables activats per flanc
Per aconseguir dispositius biestables per treballar a més velocitat, i per evitar els problemes que tenen els biestables presentats en l’apartat anterior, es desenvoluparen els biestables activats per flanc, on el biestable efectua la transferència de l’entrada a la sortida quan té un flanc (ascendent o descendent, en funció del tipus de biestable) a l’entrada de control. A la pràctica, el biestable més utilitzat és el tipus D, per la qual cosa només detallarem internament aquest biestable (la generalització als demés tipus és immediata):
símbol: