¿Qué es una memoria? , Apuntes de Ingeniería Infórmatica

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Memoria

Marina Zapater

Dpto. Arquitectura de Computadores y Automá6ca

Universidad Complutense de Madrid

2º Cuatrimestre 2015-

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Memoria

Marina Zapater

Dpto. Arquitectura de Computadores y Automá6ca

Universidad Complutense de Madrid

ü Organización de memorias de semiconductores: RAM está?ca üJerarquía de Memoria üIntroducción a la memoria Cache

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Memoria

§ Los datos ocupan espacio en memoria § Acceder a ellos implica un cierto ?empo

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Memoria

§ Valores Tpicos de ?empos de acceso y precios

por Gbyte (año 2015)

Tipo de

memoria

Tiempo de

acceso (ns)

Gbyte

Ancho de Banda

(Gbytes/s)

SRAM 0.5 5,000 25+

DRAM 10-50 7 10

Disco de Estado

Sólido (SSD)

Disco

Magné?co

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Memoria

RAM

CE

RAM 2k×n (2k^ n-bit words)

a d

k n

WE OE

a k líneas de dirección (entrada) d n líneas de datos (entrada/salida) CE 1 entrada de habilitación del disposi?vo OE 1 entrada de habilitación de lectura WE 1 entrada de habilitación de escritura Memoria volá,l capaz de almacenar 2 k^ palabras de n bits Interfaz externo del disposiEvo

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Memoria

§ SRAM: Sta?c RAM

• Cada bit se almacena en un biestable
• El contenido de la celda se man?ene mientras esté conectada a la alimentación
• Ventajas:
  • Tiempo de acceso y de ciclo reducido
  • Alta velocidad de transferencia
• Desventajas:
  • Disipan mucha energía
  • Baja densidad de integración
  • Coste elevado
• Aplicación
  • Diseño de memorias cache à Alta velocidad, pequeño tamaño

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Memoria

§ Celda básica de una SRAM (Sta?c RAM)

• Cada bit se almacena en un latch
• El contenido de la celda se man?ene mientras esté conectada a la alimentación
• Si se ac?va (1) la señal S (Select) el contenido de la celda aparece en la salida O
• Cuando las señales W (Write) y S están las dos a 1 el valor de la entrada I se escribe en el latch
• Comportamiento de un driver tri-estado: D Q

G

I O

W S

Celda básica

SRAM

a 1 b=a

Latch

a 0 b está flotante (desconectada)

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Memoria

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

Paso 1: Replicar la celda básica para formar un array 4×4 (4 palabras de 4 bits cada una) Ejemplo: Implementación de una memoria SRAM 4x

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Memoria

0 3 1 2 1 0 a 1 a 0

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

CE

OE

d d d d

WE

Paso 3: decodificación de direcciones y lógica de selección Líneas de dirección

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Memoria

0 3 1 2 1 0 a 1 a 0

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

CE

OE

d d d d

WE

Ejemplo: Leer la palabra 2 0 1

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Memoria

0 3 1 2 1 0 a 1 a 0

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

I O

W S

CE

OE

d d d d

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Ejemplo: Estado de Reposo X X

X

X

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Memoria

§ Podemos conectar varias RAMs para que se comporten como una RAM con mayor tamaño de palabra a k k^ k n ... RAM 2

k

×n RAM 2 k×n n RAM 2

k

×n n ... n·m Implementación Mul?-Módulo

RAM de tamaño 2k×(n·m) u?lizando m RAMs de tamaño 2k×n

ce

we

oe

Module 0 Module 1 Module m-

d

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Memoria

§ Ejemplo: AS6C62256 (Alliance Memory, Inc. 2007) o 262.144-bit (256 Kbit) low power CMOS o Organizada como una RAM de 32.768 (32 K) palabras de 8 bits

• 32 kpalabras (= 2^15 ) implica 15 líneas de dirección (A14-A0) Diagrama de bloques
• El array de memoria es similar (pero mucho más grande) al del ejemplo anterior de una SRAM 4x
• El símbolo # en la líneas CE, WE y OE indica que estas líneas son ac?vas a baja (i.e. ac?vas a 0)
• Hay un decodificador de 15 a 2^15

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Memoria

§ Ejemplo: AS6C62256 (cont) Mode CE# OE# WE# Data Lines Standby H X X Hi-Z Read L L H Dout Write L H L Din

Tabla de verdad