Circuiti sequenziali info, Appunti di Elementi di Informatica

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Elementi di Elettronica (INF)

Circuiti Sequenziali

Elettronica

Circuiti Sequenziali (INF)

 Logica Combinatoria

• Funzione stato futuro

Stato Futuro = f(Ingressi, Stato)

• Funzione di uscita (Mealy)

Uscite = g(Ingressi, Stato)

• Funzione di uscita (Moore)

Uscite = h(Stato)

 Il tipo di funzione di uscita dipende dalle specifiche e

influenza il progetto in maniera significativa

Elettronica

Elementi di Memoria (INF)

Elettronica

Circuiti Sincroni (INF)

Diagramma a Blocchi

Diagramma di temporizzazione del segnale di clock

Elettronica

Latch S – R (con Porte NAND) (INF)

Diagramma Logico Tabella Funzionale

S (set) R (Reset) Q Q

S R Q Q

Stato di Set 1 1 1 0 1 0 0 1 Stato di Reset 1 1 0 1 0 0 1 1 Non Ammesso

Elettronica

Latch S – R con Ingresso di Controllo (INF)

Diagramma Logico Tabella Funzionale

• Aggiungendo due porte NAND al latch S - R a NAND si ottiene il cosiddetto latch S – R sincrono (clocked S – R latch)
• Ha un comportamento nel tempo simile al latch S-R eccetto che gli ingressi S e R sono osservati solo quando la linea C è al valore alto.
• C significa “control” o “clock”. S C R Q Q C S R Stato futuro di Q 0 X X No variazione 1 0 0 No variazione 1 0 1 Q=0, Stato di reset 1 1 0 Q=1, Stato di set 1 1 1 Non ammesso

Elettronica

Flip - Flops (INF)

• Il latch timing problem
• Master-slave flip-flop
• Edge-triggered flip-flop
• Simboli standard per gli elementi di memoria
• Ingressi diretti per flip-flops

Elettronica

Il Problema del “Latch Timing” - I (INF)

• In un circuito sequenziale possono esistere dei cammini all’interno della logica combinatoria: - Da un elemento di memoria all’altro - Da un elemento di memoria all’indietro a se stesso
• La logica combinatoria fra un’uscita di un latch e un ingresso di un latch può essere una semplice interconnessione.
• Per un latch D sincrono, l’uscita Q dipende dall’ingresso D allorquando l’ingresso di clock C vale 1.

Elettronica

Il Problema del “Latch Timing” - III (INF)

• Una soluzione al problema del latch timing è quella di interrompere il percorso chiuso (anello di retroazione) da Y a Y all’interno dell’elemento di memoria
• La soluzione comunemente usata per interrompere il percorso di retroazione è quella di sostituire il latch D sincrono con : - un flip-flop master-slave - un flip-flop edge-triggered

Elettronica

Flip Flop S – R Master Slave (INF)

• E’ costituito da due latch S-R sincroni in serie con il clock del

secondo latch invertito.

• L’ingresso è osservato dal primo latch quando C = 1
• L’uscita è cambiata dal secondo latch quando C = 0
• Il percorso ingresso-uscita è interrotto dalla differenza nei valori di

clock (C = 1 e C = 0).

S C R Q Q Y Y

Elettronica

Flip Flop J – K Master Slave (INF)

J C K Q Q J K Stato Futuro Q 0 0 Q 0 1 0 1 0 1 1 1 Q

Elettronica

Flip-Flop: Problema (INF)

• La variazione dell’uscita del flip-flop è ritardata

della larghezza dell’impulso che rende il circuito più

lento, oppure

• S e/o R possono cambiare mentre C = 1
  • Supponiamo che Q = 0 e S vada a 1 e poi ritorni a 0 con R che rimane a 0 - Il latch master si setta a 1 - Un 1 viene trasferito allo slave
  • Supponiamo che Q = 0 e S vada a 1 e poi ritorni a 0 e R vada a 1 e poi di nuovo a 0 - Il latch master si setta (a 1) e poi si resetta (a 0) - Uno 0 viene trasferito allo slave
  • Questo comportamento è detto “ 1s catching”

Elettronica

Flip-Flop D Edge-Triggered (INF)

Flip-flop di tipo D sensibile ai fronti di discesa (negative-edge triggered)

Flip-flop di tipo D sensibile ai fronti di salita (positive-edge triggered)

C

D Q

Q

C

D Q

Q

Elettronica

Flip-Flop J –K Edge-Triggered (INF)

Flip-flop di tipo J – K sensibile ai fronti di salita (positive-edge triggered)

J C K Q Q