Circuiti sequenziali, Schemi e mappe concettuali di Elettronica Applicata

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CIRCUITI SEQUENZIALI

I segnali numerici possono essere rappresentati e trattati in forma seriale o parallela. I segnali sono cadenzati da un segnale di clock ͻdƌĂƐĨĞƌŝŵĞŶƚŽ seriale : N bit con N cicli di clock

• 1 bit alla volta: tempo totale N Tck
• Lento, minor consumo e costo
• Più usata su distanze lunghe e ͞canali͟ ͻdƌĂƐĨĞƌŝŵĞŶƚŽ parallelo : N bit con un clock
• N bit contemporaneamente, in un tempo Tck
• Veloce, maggior consumo e costo
• Più usata su distanze brevi

Richiami sui tipi di flip-flop

ͻ/ŶďĂƐĞĂlla modalità di sincronizzazione ͻŽŶĂďŝůŝƚĂnjŝŽŶĞĂ livello (LE)

• Latch trasparenti
• Trasparenza quando abilitati (LE = 1)
• Memoria quando bloccati (LE = 0) ͻŽŶĐŽŵĂŶĚŽƐƵůůĂ transizione (CK)
• Flip-flop D (master-slave)
• DĞŵŽƌŝnjnjĂŶŽůŽƐƚĂƚŽĚĞůů͛ŝŶ gresso alla transizione attiva
• No trasparenza ͻ>Ğ<ƉŽƐƐŽŶŽĞƐƐĞƌĞŶĞŐĂƚŝŽŶŽ

Registri

ͻ/ŶƐŝĞŵĞĚŝ&ůŝƉ-Flop con comandi comuni

• Clock
• (Reset/Clear) ͻƐĞĐŽŶĚĂĚĞůŵŽĚŽĚŝĐůŽĐŬZĞŐŝƐƚƌŝĚŝƚŝƉŽ
• Latch
• Edge-Triggered

Registro PIPO (Parallel IN / Parallel Out)

ͻ Ingresso parallelo ͻhƐĐŝƚĂƉĂƌĂůůĞůĂ ʹ Tipo di clock » Level (latch) » D (edge, MS)

B3-

• Shift/Load*=0 carica ingresso parallelo D(3:0) (si lavora segnali sipo parallelamente)
• Shift/Load*=1 esegue lo scorrimento (si lavora serialmente) Per far funzionare lo shift-register completo come SIPO : si riceve l͛ ingresso serialmente e ogni quattro cicli di clock abbiamo l͛ uscita parallelo su Q2, Q2, Q1, Q0. Per far funzionare lo shift-register completo come PISO : si porta a 0 il load una volta ogni quattro cicli di clock e mi interessa solo l͛ uscita Q 0.

CONTATORE : circuito logico che genera sulle uscite una sequenza di conteggio binario, incrementata a ogni ciclo di

Clock

• 0000, 0001, 001Ϭ͕ϬϬϭϭ͕ϬϭϬϬ͕͙͘;ϬͿ;ϭͿ;ϮͿ;ϯͿ;ϰͿ͙͘͘
• Esistono contatori UP o DOWN
• Raggiunto un valore predefinito il contatore riparte da 0.

DIVISORE : contatore di cui viene utilizzata solo una uscita Qn.

• Modulo M del divisore è il rapporto Fclock/Fqn
• Divisore programmabile - > è possibile variare il modulo M

CONTATORE ASINCRONO / DIVISORE MODULO 2/4 (a riporto)

ͻ I clock sono collegati a catena (ripple) ͻ/ritardi di commutazione si accumulano ͻ/ůĐŝƌĐƵŝƚŽğƵŶĐŽŶƚĂƚŽƌĞasincrono: le uscite commutano con ritardi differenti

• Singolo FF: ritardo Tpd (da CK a Q)
• Uscita QM: ritardo TpdM = M Tpd ͻ Nei contatori asincroni ci sono Clock diversi per i vari FF

Ritardi differenti sulle varie uscite.

JK-FF come divisore/contatore

ͻ^Ğ:͕<сϭƵŶ:< - FF cambia stato a ogni Clock

• Permette di realizzare contatori asincroni ͻƐĞŵƉŝŽ͗ĐŽŶƚĂƚŽƌĞĂƚƌĞƐƚĂĚŝ;͗ϴ͕ŵŽĚƵůŽϴͿ
• JK-FF Negative-Edge-Triggered ͻŽƐĂƐƵĐĐĞĚe se J,K = 0? JK va in memoria e si disabilita il conteggio e il contatore si ferma.

Sequenza di conteggio

ͻ^ĞƋƵĞŶnjĂĚŝƐƚĂƚŝƐƵYϭ͕YϮ͕Yϯ;ŵŽĚƵůŽϴͿ

• Sequenza crescente di numeri binari

CONTATORI SINCRONI

• Tutti i FF ricevono lo stesso clock
• Tutte le uscite commutano con lo stesso ritardo (in sincronismo)

Macchine a Stati Finiti (FSM)

ͻ>ĂĐŽŶĚŝnjŝŽŶĞ;ϬͬϭͿĚĞŐůŝĞůĞŵĞŶƚŝĚŝŵĞŵŽƌŝĂ;&&ͿŝĚĞŶƚŝĨŝĐĂ lo stato del sistema ͻ/ƉĂƐƐĂŐŐŝĚĂƐƚĂƚŽĂƐƚĂƚŽƐŽŶŽƌĂƉƉƌĞƐĞŶƚĂƚŝĐŽŶ archi , condizionati da variabili interne e di ingresso ͻĚŽŐŶŝ stato corrisponde una combinazione delle uscite ͻYƵĞƐƚĂƌĂƉƉƌĞƐĞŶƚĂnjŝŽŶĞğƵŶ diagramma degli stati ͻ>ĞĐŽŶĚŝnjŝŽŶŝĚŝƵƐĐŝƚĂĚĂƵŶŽƐƚĂƚŽĚĞǀŽŶŽĞƐƐĞƌĞ mutuamente esclusive

Tck > t (^) ck-q + tLCMAX + tsu Tck-q + tLCMIN > th