¡Descarga Examen Juny 06 y más Exámenes selectividad en PDF de Electrotecnia solo en Docsity!
ETSETB / Enginyeria de Telecomunicació
Circuits i Sistemes Electrònics II
Ex. Final Primavera 2006 Data: 16-6-2006 Durada: 3 hores
Heu de contestar el qüestionari i tres dels quatre problemes.
Qüestions (40%)
1. El circuit lògic de la figura és un convertidor de codi Gray a codi binari. Dissenyeu un circuit lògic que faci la conversió contrària (de binari a Gray, de 4 bits) emprant únicament portes lògiques XOR de 2 entrades.
2. Obteniu l’expressió canònica compacta en SoP de la funció lògica f(a,b,c,d) = f 1 ⊕ f 2 , on
( ) = (^) ∑ +∑ x
f a , b , c , d m ( 2 , 7 , 8 , 10 , 12 , 15 ) m ( 0 , 13 ) 4
1 i^ (^ )^ ∏ (^ )∏^ (^ ) ×
4
f (^) 2 abcd M M.
3. Com cal connectar les entrades sel , x 1 i x 0 al circuit de la figura per obtenir la funció d’alt nivell indicada? Justifiqueu la resposta.
Σ
C (^) out
C (^) in
sel
x 1 x 0
0
X 1
0
1
3 2 1 0 3 2 1 0
3 2 1 0
z (^3) z (^2) z (^1) z (^0)
X si sel
X si sel Z
MUX
MUX
4. Obteniu una expressió en PoS de la funció f(a,b,c,d) que realitza el circuit següent.
0 1 2 3
MUX 1 0 a b
c d
f
5. Dibuixeu el cronograma dels senyals OUT 1 i OUT 2 del circuit de la figura. Suposeu que els retards dels biestables són negligibles. RD és una entrada asíncrona de reset.
IN (^1) D (^) Q
D (^) Q
RD
RD
IN (^2)
OUT (^1)
OUT (^2)
IN (^1) IN (^2) OUT (^1) OUT (^2)
g 3 g 2 g 1 g 0
b 3 b 2 b 1 b 0
6. Expliqueu quina funció fa el circuit seqüencial de la figura.
E CE
3 2 1 0 nclr
clk LD
3 2 1 0
TC Q 3 Q 2 Q 1 Q (^0)
4-bit counter
7. Quin rang de tensions s’ha d’aplicar a VX per que el transistor nMOS transmeti sense pèrdues l’1 lògic (VO=VDD)? Justifiqueu la resposta. 8. Cadascun dels arbres d’inversors CMOS de la figura distribueix simètricament un senyal x a vuit nodes y (^) i. Si la capacitat de càrrega en cada node y (^) i és idèntica i de valor CL=20. 10 -15^ F, calculeu el retard de propagació t (^) PHL en cada arbre. Dades: VDD=2.5V, V (^) TN=-VTP=0.5V, k’ (^) N=2k’ (^) P=0.1mA/μm^2 , WN=WP=2μm, LN=LP=1μm, RSP=2R (^) SN=20kΩ, Cox =5. 10 -15^ F/μm^2.
x x
y 0 y 1 y 2 y 3 y 4 y 5 y 6 y 7
y 0 y 1 y 2 y 3 y 4 y 5 y 6 y 7
Circuit I: Circuit II:
9. Si Vi=1V i R=10kΩ, calculeu el valor del corrent I (^) D que passa pel circuit de la figura. En quina regió treballa el transistor nMOS? Dades: VDD=2.5V, VTN=0.5V, WN=2μm, LN=1μm, k’ (^) N=0.1mA/μm^2. 10. Completeu el circuit CMOS següent, afegint-li la xarxa nMOS, i doneu una expressió algebraica de la funció que realitza.
V (^) DD
F
A B
C
D
xarxa nMOS
VO
VDD
VX
VDD
R
R I D
Vi
Problema 2 (20%)
Considereu el sistema seqüencial síncron d’estruc- tura modular de la figura 1, on les sortides són Q 2 , Q 1 i Q 0 , mentre que les entrades són DIN i run. A més, hi ha un senyal asíncron de reset actiu per nivell baix nrst. Es demana,
a) Obteniu les expressions algebraiques en SoP de les funcions d’entrada a cada bies- table T 2 , T 1 i T 0.
b) Feu una anàlisi modular del circuit i doneu una descripció d’alt nivell de la funció que realitza. A quin mòdul seqüencial estàndard correspon?
c) Considereu ara el circuit de la figura 2, on s’utilitza el de la figura 1. Completeu el cronograma del full annex amb l’evolució dels senyals Q 2 , Q 1 , Q 0 i z.
circuit figura 1
clk run nrst Q 2 Q 1 Q (^0)
D IN
Figura 2
z
clk
nrst
run
Q2...
z
000
T (^0)
D IN
Q
0 (^1) MUX Q^0
clk nrst
(^0) T (^1) Q 1 MUX Q^1
(^0) T (^2) Q (^1) MUX Q^2
run Figura 1
Problema 3 (20%)
El sistema combinacional de la figura 1 compleix les especificacions següents:
- A i B són dos nombres compresos entre 0 i 9 codificats en BCD.
- Les ROM generen les visualitzacions corresponents a les combinacions hexadecimals d’entrada (les xifres entre “0” i “9” pels codis entre ‘0000’ i ‘1001’, i les lletres entre “a” i “f” pels codis entre ‘1010’ i ‘1111’).
q
4
4
4
4
7
7
comparador
M
M
ROM 2 4 × 7
ROM 2 4 × 7
m>n m=n m<n X
Z
A
B
m
n
4 4
p
Figura 1
4 4
- El visualitzador superior mostra el valor decimal del més gran dels dos nombres, A i B, o qualsevol d’ells si són iguals.
- El visualitzador inferior mostra: la lletra “a” en cas que A no correspongui a un codi BCD, la lletra “b” si això passa per B, la lletra “e” si ni A ni B són codis BCD. Hem de veure un “0” en la resta de casos.
D’acord amb això, es demana:
a) La figura 2 mostra un disseny del mòdul comparador de la figura 1, fet amb compara- dors de 2 bits i una porta NOR. Completeu el disseny afegint les connexions que hi falten. Justifiqueu la resposta.
x>y
x<y
x
y
x>y
x<y
x
y
x>y
x<y
x
y
1 0 1 0 1 0 1 0
1 0 1 0
n (^3) n (^2) n (^1) n (^0)
m>n m=n m<n
Figura 2
m
n
m 3 m 2 m 1 m 0
comp
comp
comp
b) Dissenyeu el mòdul M1 utilitzant multiplexors de dos canals i, si cal, un màxim de 4 portes lògiques estàndard de 2 entrades o menys.
c) Feu un disseny modular del mòdul M2. Una primera etapa de mòduls ha de detectar els codis que no són BCD i una segona etapa ha de generar la sortida Z. Cada mòdul ha de ser realitzat amb dos nivells de portes NAND o NOR de 2 entrades, utilitzant un màxim de 6 components.
ETSETB / Enginyeria de Telecomunicació
Circuits i Sistemes Electrònics II
Ex. Final Primavera 2006 Full per lliurar
Alumne/a: ______________________________________________________
Cronograma del problema 2
clk
nrst
run
Q2...
z
000
ETSETB / Enginyeria de Telecomunicació
Circuits i Sistemes Electrònics II
Ex. Final Primavera 2006 Full per lliurar
Alumne/a: ______________________________________________________
Cronograma del problema 4
clk
X
S (^) i
Z
S 0
ETSETB / Enginyeria de Telecomunicació
Circuits i Sistemes Electrònics II
Ex. Final Primavera 2006 Data: 16-6-2006 Durada: 3 hores
Enunciat + solució de referència
Qüestions
1. El circuit lògic de la figura és un convertidor de codi Gray a codi binari. Dissenyeu un circuit lògic que faci la conversió contrària (de binari a Gray, de 4 bits) emprant únicament portes XOR de 2 entrades.
g 3 g 2 g 1 g 0
b 3 b 2 b 1 b 0
b (^3) b (^2) b (^1) b (^0)
g 3 g 2 g 1 g 0
g 3 =b (^3) g 2 =b 3 ⊕b (^2) g 1 =b 2 ⊕b (^1) g 0 =b 1 ⊕b (^0)
⇒ ⇒
Podeu arribar a aquest resultat o bé fent la T. de V. del circuit demanat o bé invertint
les expressions de les b (^) i el funció de les gi agafades del circuit original.
2. Obteniu l’expressió canònica compacta en SoP de la funció lògica f(a,b,c,d) = f 1 ⊕ f 2 , on
( ) (^) = (^) ∑ +∑ x
f a , b , c , d m ( 2 , 7 , 8 , 10 , 12 , 15 ) m ( 0 , 13 ) 4
1 i^ (^ )^ ∏^ (^ )∏^ (^ ) ×
4
f (^) 2 abcd M M.
La funcióf=f 1 ⊕f 2 , serà indeterminada (f=x) quanf 1 of 2 ho siguin, altrament tindremf= quanf 1 =f 2 if=1 quanf 1 ≠f 2. D’acord amb això,
( ) = (^) ∑ +∑ x
f a , b , c , d m ( 1 , 4 , 8 , 9 , 11 , 12 , 14 ) m ( 0 , 3 , 10 , 13 ) 4
1
3. Com cal connectar les entrades sel , x 1 i x 0 al circuit de la figura per obtenir la funció d’alt nivell indicada? Justifiqueu la resposta.
Σ
C (^) out
C (^) in
sel
x 1 x 0
0
X 1
0
1
3 2 1 0 3 2 1 0
3 2 1 0
z (^3) z (^2) z (^1) z (^0)
X si sel
X si sel Z
MUX
MUX
4X
0 0 X
2X
0 X 0
X
X
X 0 0 0 0 X
Només cal tenir en compte que 5X=4X+X, que 3X=2X+X, i que multiplicar per 2n^ en binari
és equivalent a desplaçar n posicions a l’esquerra.
8. Cadascun dels arbres d’inversors CMOS de la figura distribueix simètricament un senyal x a vuit nodes y (^) i. Si la capacitat de càrrega en cada node y (^) i és idèntica i de valor CL=20. 10 -15^ F, calculeu el retard de propagació t (^) PHL en cada arbre. Dades: VDD=2.5V, V (^) TN=-VTP=0.5V, k’ (^) N=2k’ (^) P=0.1mA/μm^2 , WN=WP=2μm, LN=LP=1μm, RSP=2R (^) SN=20kΩ, Cox =5. 10 -15^ F/μm^2.
CNOT = Cox(WNL (^) N+WP L (^) P ) = 20 fF R (^) N = R (^) SN(L (^) N/WN) = 5 kΩ R (^) P = R (^) SN(L (^) N/WN) = 10 kΩ Circuit I:
tPHL = RP 8CNOT + R (^) NCL = = 1600 ps +100 ps = 1,7 ns Circuit II:
tPHL = RP 2CNOT + R (^) N2CNOT +
- RP 2CNOT + R (^) NCL = RP 4CNOT +
- RN(2CNOT + CL) = = 800 ps + 300 ps = 1,1 ns
Nota: la simetria dels circuits fa que la distància en temps entre l’entrada x i qualsevol sortida yi sigui sempre constant.
9. Si Vi=1V i R=10kΩ, calculeu el valor del corrent I (^) D que passa pel circuit de la figura. En quina regió treballa el transistor nMOS? Dades: VDD=2.5V, V (^) TN=0.5V, k’ (^) N=0.1mA/μm^2 , WN=2μm, L (^) N=1μm.
Tenim VGS=1V > VT =0,5V, aleshores el nMOS està ON (ID >0). Suposem p.e. que està en saturació,
ID = K’(W/L)/2(V (^) GS-VT ) 2 = 0,1. 10 -3(1-0,5) 2 = 25 μA Fent KVL a la malla de sortida obtenim VDS = V (^) DD – R .I (^) D = 2,25 V, valor que corrobora la hipòtesi de saturació feta,
VDS = 2,25V > V (^) GS – V (^) T = 0,5V
10. Completeu el circuit CMOS següent, afegint-li la xarxa nMOS, i doneu una expressió algebraica de la funció que realitza.
V (^) DD
F
A B
C
D
xarxa nMOS
V (^) DD
F
B
A C
D
xarxa pMOS
X
F = X =
= (A+B)C + D = = (AB + C) D
x x
y 0 y 1 y 2 y 3 y 4 y 5 y 6 y 7
y 0 y 1 y 2 y 3 y 4 y 5 y 6 y 7
Circuit I: Circuit II:
CL CL
2CNOT 2CNOT
8CNOT 2CNOT
VDD
R
R I^ D
Vi
Problema 1
Considereu el circuit i les dades de la figura 1, on R només s’ha de considerar en l’apartat c.
VDD=2.5V; k (^) N’=2k (^) P’=100μA/V^2 ; W (^) P=2W (^) N=2μm; LN =L (^) P =0.1μm; RSP=2RSN=20 kΩ; Cox =20 fF/μm^2 ; CL=10fF; VTN=-VTP =0.5V
Figura 1 Figura 2
a) Obteniu la taula de veritat de la funció f(a,b,c) que implementa el circuit de la figura 1, així com una expressió lògica per ella.
a b c x f 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 1 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 1 0 1
x = a + b f = x. c = x + c = a + b + c
b) Estimeu el valor del temps total de propagació fins la sortida f en el circuit de la figura
1 per la commutació abc =011 → abc =.
La transició va de f(0,1,1)=1 amb x(0,1)=0 fins f(0,0,1)=0 amb x(0,0)=1, per tant el retard demanat és, τtotal = τLH│x + τHL│f = 2·RP ·CX + 2·R (^) N·CL on la capacitat CX es carrega a través dels 2 transistors pMOS governats pels senyals a i b, que estan en sèrie. Calculem el valor de cada terme,
RP = RSP (L/W)P = 2·R (^) SN (L/W)P = 20·10 3 Ω·0.1/2 = 1 kΩ RN = RSN (L/W)N = RSN (L/W) (^) N = 10·10 3 Ω·0.1/1 = 1 kΩ CX = Cox [(W·L)N + (W·L)P ] = 20·10 -15[2·0.1+1·0.1] = 6·10 -15^ F = 6 fF
V (^) DD
x f
a
a
b CL Cx b (^) c
c
V (^) DD
Problema 2
Considereu el sistema seqüencial síncron d’estruc- tura modular de la figura 1, on les sortides són Q 2 , Q 1 i Q 0 , mentre que les entrades són DIN i run. A més, hi ha un senyal asíncron de reset actiu per nivell baix nrst. Es demana,
a) Obteniu les expressions algebraiques en SoP de les funcions d’entrada a cada bies- table T 2 , T 1 i T 0.
Només cal analitzar un dels tres mòduls idèntics que formen el circuit,
Ti = Qi ⊕ (Qi.run + Qi+1.run) = ... = Q (^) i.Qi+1.run + Qi.Qi+1.run (*)
Particularitzant per a cada mòdul tenim,
T 0 = Q 0.^ Q 1 .run + Q 0.^ Q 1 .run T 1 = Q 1 .Q 2 .run + Q 1 .Q 2 .run T 2 = Q 2.^ DIN.run + Q 2 .DIN.run
b) Feu una anàlisi modular del circuit i doneu una descripció d’alt nivell de la funció que realitza. A quin mòdul seqüencial estàndard correspon?
Podem escriure (*) com Ti = run (Qi⊕Qi+1 ), aleshores
Si run = 0 ⇒ Ti = 0 ⇒ Qi+^ = Qi⊕0 = Qi (el FF i memoritza) Si run = 1 ⇒ Ti = Qi⊕Qi+1 ⇒ Qi+^ = Qi⊕Qi⊕Qi+1 = Qi+1 (el FF i agafa el valor del FF i+1)
Conclusió: es tracta d’un registre de desplaçament síncron a dretes de 3 bits amb entrada sèrie D (^) IN (pel bit de més pes), sortida en paral.lel Q 2 Q 1 Q 0 i una entrada d’habilitació del desplaçament run. També té una entrada asíncrona de reset.
clk nrst
run
Q 2 Q 1 Q (^0)
DIN
Q 2 +^ Q 1 +^ Q 0 +^ =
0 0 0 si nrst= Q 2 Q 1 Q 0 si nrst=1 i run= DINQ 2 Q 1 si nrst=run=
c) Considereu ara el circuit de la figura 2, on s’utilitza el de la figura 1. Completeu el cronograma amb l’evolució dels senyals Q 2 , Q 1 , Q 0 i z.
T (^0)
D IN
Q
0 1 MUX Q^0
clk (^) nrst
(^0) T (^1) Q 1 MUX Q^1
(^0) T (^2) Q 1 MUX Q^2
run Figura 1
circuit figura 1
clk run nrst Q 2 Q 1 Q (^0)
D IN
Figura 2
z
clk
nrst
run
Q2...
z
000 100 110 011 101 010 000 100 110
run= DIN =
run= DIN =
run= D (^) IN =
run= D (^) IN =
run= DIN =
run=0 (^) reset run= D (^) IN =
run= D (^) IN =
Problema 3
El sistema combinacional de la figura 1 compleix les especificacions següents:
- A i B són dos nombres compresos entre 0 i 9 codificats en BCD.
- Les ROM generen les visualitzacions corresponents a les combinacions hexadecimals d’entrada (les xifres entre “0” i “9” pels codis entre ‘0000’ i ‘1001’, i les lletres entre “a” i “f” pels codis entre ‘1010’ i ‘1111’).
q
4
4
4
4
7
7
comparador
M
M
ROM 2 4 × 7
ROM 2 4 × 7
m>n m=n m<n X
Z
A
B
m
n
4 4
p
Figura 1
4 4
- El visualitzador superior mostra el valor decimal del més gran dels dos nombres, A i B, o qualsevol d’ells si són iguals.
Z fA fB z 3 z 2 z 1 z 0 0 0 0 0 0 0 0 1 1 0 1 1 1 0 1 0 1 0 1 1 1 1 1 0
no BCD?
4
4
A
B no BCD?
Generació de sortides Z
4
fA
fB
0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1
00 01 11 10
00 01 11 10
x 1 x (^0) x 3 x 2
f (^) x
fA = a 3 a 1 + a 3 a 2 = a 3 (a 2 +a 1 ) ⇒ 3 NAND o 3 NOR fB = b 3 b 1 + b 3 b 2 = b 3 (b 2 +b 1 ) ⇒ 3 NAND o 3 NOR
z 3 = z 1 = f (^) A+fB ⇒ 2 NOR ... z 2 = fA fB ⇒ 2 NAND z 0 = fA fB ⇒ 2 NOR ... ... o 1 NOR + 1 NAND
Problema 4
Considereu la màquina d’estats síncrona de Mealy descrita a la figura, on les variables X i Z estan codificades en binari natural.
Màquina
d’estats
x (^1)
clk nrst
x (^0)
X
z (^1)
z (^0)
Z
S 0 S 3 S 2 S (^1)
X / Z
Es demana,
a) Completeu el cronograma del full annex amb l’evolució dels senyals Si (estat) i Z. Suposeu que nrst està fixat a ‘1’ tota l’estona.
clk
X
S (^) i
Z
S 0
S 3 S 2 S 1 S 2 S 1 S 2 S 3 S 0
0 3 0 3 0 3 1 3 0 3 0
b) Dissenyeu la màquina d’estats emprant el mètode sistemàtic. Utilitzeu biestables tipus T i el mínim nombre necessari de portes lògiques AND, OR i NOT.
Comencem confeccionant la T. de V. de la màquina, que passada a variables lògiques és,
x 1 x 0 00 01 11 10 00 01 11 10 Si q 1 q 0 q 1 +^ q 0 +^ q 1 +^ q 0 +^ q 1 +^ q 0 +^ q 1 +^ q 0 +^ z 1 z 0 z 1 z 0 z 1 z 0 z 1 z 0 S 0 0 0 0 0^ 0 0^ 1 1^ 1 1^00 00 00 S 1 0 1 0 1^ 0 1^ 1 0^ 1 0^01 01 11 S 3 1 1 1 0^ 0 0^ 0 0^ 1 0^11 11 11 S 2 1 0 1 1^ 0 1^ 0 1^ 1 1^00 00 00
Podem observar que el caràcter de màquina de Mealy el dona només l’estat S 1. També és immediat identificar i minimitzar les funcions de sortida,
z 1 = q 1 q 0 + q 0 x 1 = q 0 (q 1 +x 1 ) z 0 = q 0 (1)
Per altra banda, utilitzant la T. de V. anterior i la relació qi+=qi⊕Ti les funcions d’excita- ció dels biestables, T 1 i T 0 , seran
x1 x 0 00 01 11 10 q 1 q 0 T 1 T 0 T 1 T 0 T 1 T 0 T 1 T 0 0 0 0 0 0 0 1 1 1 1 0 1 0 0 0 0 1 1 1 1 1 1 0 1^ 1 1^ 1 1^ 0 1 1 0 0 1^ 1 1^ 1 1^ 0 1
D’aquesta taula (de fet és un mapa de Karnaugh) podem extreure les expressions mínimes en SoP i PoS de T 1 i T 0 ,
T 1 = q 1 x 0 + q 1 x 1 = (q 1 +x 1 )(q 1 +x 0 ) T 0 = x 1 + q 1 (2)
Ja només resta dibuixar el circuit re-
sultant (dreta), on s’ha realitzat amb una sola porta el terme suma comú a les funcions T 0 i z 1.
c) Suposeu que, enlloc d’un T, utilitzeu un biestable JK per codificar el bit més significatiu de l’estat de la màquina. Quantes portes lògiques estalviariem així? Justifiqueu la resposta redissenyant aquesta part de la màquina si cal.
Les funcions d’entrada al biestable JK que dóna el bit d’estat q 1 seran,
D’aquesta taula (o mapa de Karnaugh) obtenim les expressions mínimes J 1 =x 1 i K 1 =x 0 , que permeten afirmar que utilitzant un biestable JK per q 1 podem estalviar-nos 3 portes (1 OR i 2 AND), justament les que servien per realitzar T 1.
x1 x0 00 01 11 10
q 1 q 0 J 1 K 1 J 1 K 1 J 1 K 1 J 1 K 1 0 0 0 x 0 x 1 x 1 x 0 1 0 x 0 x 1 x 1 x 1 1 x 0 x 1 x 1 x 0 1 0 x 0 x 1 x 1 x 0
nrst
D Q Q
clk
1 1 1
D Q Q 0 0 0
T Q Q
T Q Q
x 1
x 0
T (^1)
T 0
z 1
z 0
q (^1)
q (^0)
eqs. (2)
eqs. (1)
