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simulaciones de ciercuitos en proteus lab 5
Tipo: Esquemas y mapas conceptuales
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10 9 8
74LS
13 12
11
74LS
?
330
330
Salida Q
a)Circuito eliminador de rebotes SR
Elio Churata
1 2 3
74HC
4 5 6
74HC
100uF
48%
100k
10k
LED-GREEN
330
?
0
?
330
330
Simulacion Gal22v
Elio Churata
(^1) I0/CLK (^23) I1I (^45) I3I (^67) I5I (^89) I7I (^1011) I9I (^13) I
IO0 23 IO1IO2 (^2221) IO3IO4 (^2019) IO5IO6 (^1817) IO7IO8 (^1615) IO9 14
AM22V
??
b) Oscilador astable con compuertas logicas
Elio Churata
A)CIRCUITOS GENERADORES DE RELOJ
U
C
R
R
C
U
C
R
R
C
U
C
R
R
C
C)Oscilador Astable Con el CI 555
Codigo en verylog
Codigo wincupl
II a
Codigo VHDL
U1:A
1
U2:A
U2:B
U2:C
Q (nor)
U
Q Gal
Elio Churata
U1A
7400N
U2B
7400N
U2A
7400N
U1B
7400N
0
j
Key = Space
1
k
Key = Space
Q
5V
NQ
5V
1
NJ
Key = Space
0
NK
Key = Space
NQ
5V
Q
5V
U5A
7402N
U5B
7402N
U5C
7402N
U5D
7402N
ii.b) FF jk Nand
ii.b) FF jk Nor
Elio Churata Elio Churata
U
U
U
U
1
J
0
K
1
D LED-GREEN
D LED-GREEN
U
U
U
U
0
CK
1
T
1
D LED-GREEN
D LED-GREEN
II flip Flop Asincrono
Elio Churata
a) JK sincrono a) T sincrono
U
U
0
CK
1
D
1
D LED-GREEN
D LED-GREEN
Elio Churata
b) FF -D sincrono
0
C_K
U
1
CK
1
D
1
CLR
D LED-GREEN
D LED-GREEN
Elio Churata
C) FF -D sincrono con PRE y CLR
U
1
PRE
U
U
U
U
Codigo en Verylog
U
U
U
U
1
J
1
K
Inicializador
Elio Churata
FF JK MAESTRO ESCLAVO
U
1
CLR
D LED-GREEN
D LED-GREEN
U
1
PRE
U
U
Elio Churata
U
U
U
0
CK
U
U
U
U
1
T
Elio Churata
FF T MAESTRO ESCLAVO
U
1
CLR
D LED-GREEN
D LED-GREEN
U
0
PRE
U
U
Elio Churata
U
U
U
0
CK
Código en vhdl
1 U1:A
U
U
1
1
0
1
J
1
Q
0
K
U1:B
1^ 74S
1
0
0
Q
U
0
T
U
U
VI) APORTE DEL ALUMNO
Elio Churata
Elio Churata