Baixe Flip - flop e outras Notas de estudo em PDF para Engenharia Civil, somente na Docsity!
Eletrônica Digital
Prof. Arthur Braga
Tópicos
Flip-Flops e Dispositivos Correlatos Latch com portas NAND Latch com portas NOR Latch D Sinais de Clock Flip-Flops com Clock
Flip-Flop S-R com Clock
Flip-Flop J-K com Clock
Flip-Flop D com Clock Entradas Assíncronas Símbolos IEEE/ANSI Considerações sobre temporização em Flip-Flops Problemas Potenciais de temporização em circuitos com FFs Flip-Flops Mestre / Escravo Aplicações com Flip-Flops
Sincronização de Flip-Flops
Detectando uma Seqüência de Entrada
Armazenamento e Transferência de Dados
Transferência Serial de Dados
Divisão de freqüência e contagem
Aplicação em Microcomputador
Exemplo de Gerador de Clock
Os circuitos lógicos estudados até o momento dependiam apenas dos níveis lógicos de entrada para a cada instante de tempo para gerar suas saídas – todos eram circuitos lcircuitos lóógicos combinacionaisgicos combinacionais.
Flip-Flops e Dispositivos Correlatos
Entretanto, a maioria dos sistemas digitais é constituída de circuitos combinacionais e de elementos de memória, conforme o diagrama abaixo.
Quaisquer condições de entrada anteriores não têm efeito sobre as saídas atuais, porque um circuito lógico combinacional não possui memória.
Flip-Flops e Dispositivos Correlatos
Na parte combinacional:Na parte combinacional: recebe sinais externos e saídas dos elementos de memória.
No elemento de memNo elemento de memóória:ria: armazena entradas anteriores, sendo o elemento de memória mais importante o flip-flop.
O que é o flip-flop?
Flip-Flops e Dispositivos Correlatos K
As saídas das portas, em condições normais, estão sempre em níveis lógicos inversos. Existem duas entradas no latch: SET é a que seta Q para o estado 1; a entrada CLEAR é a que reseta Q para o estado 0.
Latch com portas NANDLatch com portas NAND
As entradas estão normalmente em repouso no estado ALTO , e uma delas é pulsada em nível baixo sempre que se deseja alterar as saídas do latch.
Como essas configurações podem ser usadas, e como realizar mudanças na saída?
Incialmente, observe que SET = RESET = 1, pode levar a duas configurações.
Flip-Flops e Dispositivos Correlatos K
Quando a entrada SET é momentaneamente pulsada em nível BAIXO , enquanto a entrada CLEAR é mantida em nível ALTO , há mudança nas saídas do latch. As figuras abaixo demonstram essa mudança para as duas condições anteriormente vistas do latch.
Setando o latch (FF)Setando o latch (FF)
Flip-Flops e Dispositivos Correlatos K
Quando a entrada CLEAR é momentaneamente pulsada em nível BAIXO , enquanto a entrada SET é mantida em nível ALTO , também há mudança nas saídas do latch. As figuras abaixo demonstram essa mudança para as duas condições incialmente vistas do latch.
Resetanto o latch (FF)Resetanto o latch (FF)
Quais conclusões tiramos?
Há alguma configuração na entrada não testada?
Flip-Flops e Dispositivos Correlatos K
Setando e Resetanto simultaneamenteSetando e Resetanto simultaneamente
O último caso a ser considerado seria as entradas SET e CLEAR serem pulsadas em nível BAIXO simultaneamente. Esse procedimento gera nível ALTO em ambas as saídas das portas NAND, de forma que chegamos a uma condicondiççãoão indesejadaindesejada ,^ uma^ vez^ que^ as^ duas^ saídas^ são^ supostamente complementares entre si. Além disso, quando as entradas SET e CLEAR retornarem para o nível ALTO, o estado resultante da saída dependerá de qual entrada retornou primeiro para o nível ALTO. Transições simultâneas de volta para o nível 1 produzirão resultados imprevisíveis
Flip-Flops e Dispositivos Correlatos K
Latch com portas NORLatch com portas NOR
Duas portas NOR interligadas de modo cruzado podem ser usadas como um latch com portas NOR. Abaixo essa configuração é exibida, de forma similar à configuração do latch NAND, exceto pelo fato da mudança na tabela- verdade.
SET e CLEAR são ativadas em nível ALTO, ao invés de em nível BAIXO.
Flip-Flops (Latches S-R)
Latch com portas NANDLatch com portas NAND
Latch com portas NORLatch com portas NOR
Latch D (Latch Transparente) K
Caso seja adicionado um circuito direcionador de pulso a um latch S-R , obtem-se um novo circuito latch que não possui condição inválida. Este circuito é chamado latchlatch DD ouou latch transparentelatch transparente.
A entrada comum das portas que implementam o circuito direcionador é denominada entrada de habilitação ( enable , abreviado por EN ). Se EN = 1 , a saída Q será igual à entrada D (transparente). Se EN = 0 , a saída Q não será modificada (guarda o último valor – memória).
Latch D (Latch Transparente) K
Acompanhe abaixo o comportamento de um latch D para as formas de onda dadas:
Exemplos de aplicaExemplos de aplicaçções para os Latches ???ões para os Latches ???
ALARMEALARME
Considere que o fototransistor abaixo esteja inicialmente recebendo um feixe de luz do fotodiodo D1 , e que o latch S-R tenha sido previamente levado para Q = 0 (resetado ) ao abrir a chave SW1 momentaneamente.
O que acontece se o feixe for momentaneamente interrompido ???O que acontece se o feixe for momentaneamente interrompido ???
E se o feixe for reE se o feixe for re--estabelecido ???estabelecido ???
(mantido)
Exemplo de Aplicação de Latches
Flip-Flops e Dispositivos Correlatos K
Estado do flipEstado do flip--flop quando energizadoflop quando energizado
Quando o circuito é energizado, não é possível prever o estado inicial da saída do flip-flop se as entradas SET e RESET estiverem inativas (ou seja, S = R = 1 para um latch NAND , S = R = 0 para um latch NOR ).
Se um latch ou FF tiver que iniciar em um estado particular para garantir uma
operação adequada de um circuito, ele terá de ser colocado no estado desejado, ativando momentaneamente a entrada SET ou RESET no início da operação do circuito.
Quando pode ocorrer mudança na saída de um FF?
Flip-Flops e Dispositivos Correlatos K
Pulsos DigitaisPulsos Digitais
Nos latches S-R observamos que um sinal na entrada pode passar de um estado normal inativo para o estado oposto (ativo), afetando a saída do circuito, e depois retornar para o estado inativo – mantendo a nova saída. Estes sinais são chamados de PULSOS. E certas características destes sinais devem ser observadas como: o tempo de subida ( tr – rise time ), o tempo de descida ( t (^) f – fall time ) e a duração (largura) do pulso ( t (^) w ).
BORDAS
Mas... Quando vão ocorrer essas mudanças (BORDAS)?
Sinais de clock e flip-flop com clock
Os sistemas digitais podem funcionar tanto no modo assíncrono quanto no síncrono. Nos sistemas assíncronos , as saídas de circuitos lógicos podem mudar de estado a qualquer momento em que uma ou mais entradas mudem de estado. Em sistemas síncronos , os momentos exatos em que uma saída qualquer pode mudar de estado são determinados por um sinal normalmente denominado clock.
Um sistema assíncrono geralmente é mais difícil de projetar e analisar!
Flip-flops com clock K
CaracterCaracteríísticas comuns a FFs com clocksticas comuns a FFs com clock
- Em resumo, as entradas de controle deixam as saídas do FF prontas para mudarem de estado, mas apenas a transição ativa da entrada CLK é que dispara essa mudança de estado.
Tempos deTempos de setupsetup (prepara(preparaçção) eão) e holdhold (manuten(manutençção)ão)
O tempo de setup , ts , é o intervalo de tempo que precede a transição ativa do clock durante o qual a entrada de controle deve ser mantida.
O tempo de hold , t (^) H , é o intervalo de tempo que se segue após a transição ativa do clock durante o qual a entrada de controle deve ser mantida.
Dada essa dependência, dois parâmetros de temporização devem ser observados para o funcionamento adequado de um FF com clock.
Exemplos de FFs com clock ??
Flip-flop S-R com clock K
A figura abaixo mostra o símbolo lógico para um flip-flop S-R com clock que é disparado na borda positiva do clock. As entradas S e R controlam o estado do FF conforme a tabela-verdade abaixo (semelhante à do latch NOR ).
A tabela-verdade do FF S-R com clock usa nomenclaturas novas: a seta para cima (( (^) ↑↑ )) indica que uma borda de subida é necessária na entrada CLK ; a denominação Q 0 indica o nível na saída Q antes da borda de subida do clock.
Flip-flop S-R com clock K
Deve-se observar, a partir dessas formas de onda, que se a borda ativa do FF é na transição positiva , o FF não é afetado pelas transições negativas dos pulsos de clock.
As formas de onda abaixo, considerando que se obedeça aos tempos de setup e hold, ilustram a operação do FF S-R com clock disparado na borda positiva.
Flip-flop S-R com clock K
A figura abaixo mostra o símbolo e a tabela-verdade para um flip-flop S-R disparado na transição negativa que ocorre na entrada CLK. O pequeno círculo e o pequeno triângulo na entrada CLK indicam que o FF é disparado apenas na transição de 1 para 0.
Tanto FFs disparados por borda positiva quanto os disparados por borda negativa são usados em sistemas digitais.
Como relacionar oComo relacionar o latch Slatch S--RR com ocom o flipflip--flop Sflop S--RR comcom clockclock ??????
Flip-flop J -K com clock K
A figura abaixo mostra o símbolo lógico e a tabela-verdade para um FF J-K com clock que é disparado na borda positiva do clock. As entradas J e K controlam o estado do FF da mesma forma que fazem as entradas S e R para um FF S-R com clock, exceto por uma importante diferença: a condição em que J = K = 1 não resulta em uma saída ambígua.
Para a condição J = K = 1 , o FF sempre irá mudar para o estado lógico oposto no instante da transição positiva do sinal de clock. Esse modo é denominado modo de comutação.
EXEMPLO ???EXEMPLO ???
Flip-flop J -K com clock K
As formas de onda abaixo, considerando que se obedeça aos tempos de setup e hold, ilustram a operação do flip-flop J-K com clock.
Como é Comoé o circuito interno de um FF Jo circuito interno de um FF J--K ???K ???
Flip-flop J -K com clock K
Circuito interno de um flipCircuito interno de um flip--flopflop J-J-KK disparado por bordadisparado por borda
O circuito também é formado por três seções: (i) latch NAND básico , (ii) circuito direcionador de pulsos e (iii) circuito detector de borda.
O circuito direcionador recebe realimentaO circuito direcionador recebe realimentaçção das saão das saíídas !das!
Flip-flop D com clock K
A figura abaixo mostra o símbolo lógico e a tabela-verdade para um flip-flop D com clock que é disparado na borda positiva do clock. Ao contrário dos FFs S-R e J-K , o FF D tem apenas uma entrada de controle síncrona, entradaentrada (^) DD , que representa a palavra data (dado).
A operação do flip-flop D é simples: a saída Q irá para o mesmo estado lógico da entrada presente na entrada D quando ocorrer uma transição positiva em CLK.
Em resumo: o nível lógico presente na entrada D será armazenado no flip-flop no instante em que ocorrer a borda de subida do clock.
Flip-flop D com clock K
Transferência de dados em paraleloTransferência de dados em paralelo
Entradas Assíncronas
Para os FFs com clock estudados até o momento, as entradas S , R , J , K e D têm sido denominadas entradas de controle. Essas entradas também podem ser ditas entradas síncronas , pois seus efeitos na saída do FF são sincronizados com a entrada CLK.
Entretanto, há também entradas assíncronas em FFs com clock que operam independentemente das entradas síncronas e do clock. Dizemos que essas entradas assíncronas são entradas de sobreposição.
EXEMPLOEXEMPLO
Símbolos IEEE/ANSI
Da mesma forma que para as portas lógicas padrão, há uma simbologia IEEE/ANSI para os flip-flops.
FIGURA 5-31 Símbolos IEEE/ANSI para (a) um único flip-flop J-K disparado por borda e (b) um CI comercial (74LS112 que é um duplo flip-flop J-K disparado por borda negativa).
Símbolos IEEE/ANSI
FIGURA 5-32 Símbolos IEEE/ANSI para (a) um único flip-flop D disparado por borda e (b) um CI comercial (74HC175 que é um CI quádruplo de flip-flops com clock e clear comuns).
HHáá consideraconsideraçções sobre a temporizaões sobre a temporizaçção dos sinais usados nos FFs que devemão dos sinais usados nos FFs que devem ser observadas para que estes dispositivos funcionem adequadamente.ser observadas para que estes dispositivos funcionem adequadamente.
