Processador Superescalar, Notas de estudo de Design de Sistemas Digitais

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Aula 12

Organização de Computadores

Processadores Paralelos - Superescalar Profa. Débora Matos

Contextualização de Paralelismo em nível de

instrução

Vamos considerar a possibilidade de despachar 2 instruções por ciclo. O que muda?

1. O despacho de duas instruções por ciclo no MIPS exigirá a decodificação de 64 bits de instruções.

A primeira ideia por trás do paralelismo em nível de instrução é a adição de mais recursos de hardware. No entanto, verificaremos que uma série necessidades e restrições precisam ser observadas e controladas nestas arquiteturas. Exemplos:

• (^) Processadores superescalares
• (^) VLIW – Very Long Instruction Word
• (^) Processadores com superpipelines

Contextualização de Paralelismo em nível de

instrução

Processadores superescalares

• (^) Um processador superescalar utiliza múltiplos e independentes pipelines de instruções;
• (^) Permite executar um número variado de instruções por ciclo de clock.
• (^) Cada pipeline consiste de múltiplos estágios e pode lidar com múltiplas instruções ao mesmo tempo;
• (^) Quando ocorrem dependências entre as instruções, o processador pode executá-las fora de ordem;

Processadores superescalares Modelo de arquitetura superescalar

Processadores superescalares No entanto, um processador superescalar precisa se preocupar com as seguintes situações:

• (^) Dependência de dados
• (^) Dependência procedural
• (^) Conflitos de recursos
• (^) Dependência de saída
• Antidependência

Processadores superescalares No entanto, um processador superescalar precisa se preocupar com as seguintes situações:

• (^) Dependência de dados
• (^) Dependência procedural
• (^) Conflitos de recursos
• (^) Dependência de saída
• Antidependência

Processadores superescalares Dependência de saída: Exemplo: I1: R3 <= R3 op R I2: R4 <= R3 + 1 I3: R3 <= R5 + 1 I4: R7 <= R3 op R

Processadores superescalares Antidependência: Exemplo: I1: R3 <= R3 op R I2: R4 <= R3 + 1 I3: R3 <= R5 + 1 I4: R7 <= R3 op R

Processadores superescalares Antidependência: Exemplo: I1: R3 <= R3 op R I2: R4 <= R3 + 1 I3: R3 <= R5 + 1 I4: R7 <= R3 op R A instrução I3 não pode concluir sua execução antes da instrução I2 ter obtido seus operandos. despacho da instrução I3 precisa ser congelado até que a instrução I2 tenha lido valor de R3.

Execuções fora de ordem

• (^) A janela de instruções é uma solução para permitir a execução fora-de-ordem com conclusão fora-de-ordem;
• (^) Sempre que uma instrução não apresenta dependências, o processador pode decodificá-la e colocá-la na janela de instruções.
• (^) Quando houver uma unidade funcional livre, uma instrução da janela de instruções pode ser emitida para o estágio de execução.

Execução fora de ordem Banco de Registradores Cache de Instruções IF Janela de Instruções ALU branch store load Cache de dados Exemplo de Janela de Instruções Centralizada

...

Renomeação de Registradores Exemplo: I1: R3 <= R3 op R I2: R4 <= R3 + 1 I3: R3 <= R5 + 1 I4: R7 <= R3 op R São utilizados registradores internos escolhidos dinamicamente. Elimina antidependência e dependência de saída

• (^) Arquiteturas superescalares retomaram as técnicas de previsão de desvio empregadas antes da arquitetura RISC;
• (^) Processadores mais simples empregam previsões estáticas, enquanto processadores mais sofisticados usam previsão dinâmica, baseando-se em históricos de desvios. Previsão de Desvios