




Prepara tus exámenes y mejora tus resultados gracias a la gran cantidad de recursos disponibles en Docsity
Gana puntos ayudando a otros estudiantes o consíguelos activando un Plan Premium
Prepara tus exámenes
Prepara tus exámenes y mejora tus resultados gracias a la gran cantidad de recursos disponibles en Docsity
Prepara tus exámenes con los documentos que comparten otros estudiantes como tú en Docsity
Encuentra los documentos específicos para los exámenes de tu universidad
Estudia con lecciones y exámenes resueltos basados en los programas académicos de las mejores universidades
Responde a preguntas de exámenes reales y pon a prueba tu preparación
Consigue puntos base para descargar
Gana puntos ayudando a otros estudiantes o consíguelos activando un Plan Premium
Comunidad
Pide ayuda a la comunidad y resuelve tus dudas de estudio
Ebooks gratuitos
Descarga nuestras guías gratuitas sobre técnicas de estudio, métodos para controlar la ansiedad y consejos para la tesis preparadas por los tutores de Docsity
Asignatura: Electronica digital, Profesor: , Carrera: Ingeniería Informática, Universidad: UJAEN
Tipo: Exámenes
1 / 8
Esta página no es visible en la vista previa
¡No te pierdas las partes importantes!





Criterios de evaluación: Para superar la parte teórica de la asignatura, la media entre teoría y problemas debe ser mayor o igual que 5, siempre y cuando ambas notas sean mayores o iguales que 4. Cada apartado se evaluará como correcto o incorrecto.
Problema 1(3p) Implementar la función lógica definida por la tabla de verdad adjunta de las formas que se indican. Utilizar para ello la expresión más simplificada de la misma. a) mediante tres puertas lógicas b) mediante puertas NAND de dos entradas c) mediante un multiplexor del número de entradas adecuado
Problema 2(3p) Diseñe un contador asíncrono que se corresponda con el cronograma adjunto. Se pide: diagrama de estados, tabla de transición, simplificación y esquema lógico. Trabajar con la expresión más reducida posible de las variables lógicas.
Problema 3(4p) Diseñar un contador síncrono ascendente de 3 bits que funcione con los criterios siguientes:
a) Si la entrada de control vale 0 , el circuito pasará por los estados pares (0, 2, 4 y 6). b) Si la entrada de control vale 1 , el circuito pasará por los estados impares (1, 3, 5 y 7). c) Cuando se encuentre en cualquier estado y cambie la entrada de control, siempre pasará al estado siguiente. Se pide indicar todos los pasos necesarios para la implementación final: diagrama de estados, tabla de excitación o transición, simplificación máxima de las funciones, obtención de las funciones correspondientes, esquema del circuito lógico y cronograma de todas las señales. Se pueden emplear cualquier tipo de puertas lógicas y, en el caso de ser necesarios, biestables de tipo JK activos por flanco de subida. Se valora el empleo del número más reducido posible de componentes.
Para la implementación mediante un multiplexor, es necesario agrupar de dos en dos los valores de la tabla original de la función F y
expresarla en función de los valores “0”, “1”, D y D´.
Problema 2(3p) Diseñe un contador asíncrono que se corresponda con el cronograma adjunto. Se pide: diagrama de estados, tabla de transición, simplificación y esquema lógico. Trabajar con la expresión más reducida posible de las variables lógicas.
De forma evidente, del cronograma se obtiene bastante información:
Es un contador ascendente de dos bits basado en biestables D, ya que los estados por los que pasa son 0, 1, 2 y 3. El flanco de
activación es de subida. A continuación se detalla la tabla de transición y el diagrama de estados. Del cronograma también se obtiene
el valor de las variables D1 y D0. (D1 = Q1´ y D0 = Q0´). También CLK1 que es igual a Q0´, como se refleja en el esquema.
V CC
V CC V CC
V CC
1 2 1 1
9
8
14
10
D CLK
Q
Q N
PR
CL
2 3
5
6
4
1
D CLK
Q
Q N
PR
CL
Clk
Q 0
/Q
Q 1
1
0
D
1
F
A B C
D
1
1
0
Problema 3(4p)
Diseñar un contador síncrono ascendente de 3 bits que funcione con los criterios siguientes:
a) Si la entrada de control vale 0 , el circuito pasará por los estados pares (0, 2, 4 y 6). b) Si la entrada de control vale 1 , el circuito pasará por los estados impares (1, 3, 5 y 7). c) Cuando se encuentre en cualquier estado y cambie la entrada de control, siempre pasará al estado siguiente. Se pide indicar todos los pasos necesarios para la implementación final: diagrama de estados, tabla de excitación o transición, simplificación máxima de las funciones, obtención de las funciones correspondientes, esquema del circuito lógico y cronograma de todas las señales. Se pueden emplear cualquier tipo de puertas lógicas y, en el caso de ser necesarios, biestables de tipo JK activos por flanco de subida. Se valora el empleo del número más reducido posible de componentes.
De donde se obtienen las expresiones simplificadas
J0 = E
K0 = E0´
J1 = E0´+ Q
K1 = E0´+ Q0 = J
J2 = E0´Q1 + Q1Q
K2=E0´Q1 + Q1Q0 = J
Los cronogramas de las señales presentes en el circuito se muestran a continuación: