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examen 2013, Exámenes de Electrónica Digital y Analógica

Asignatura: Electronica digital, Profesor: , Carrera: Ingeniería Informática, Universidad: UJAEN

Tipo: Exámenes

2014/2015

Subido el 26/06/2015

andriyleu
andriyleu 🇪🇸

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ELECTRÓNICA DIGITAL
1º I. INFORMÁTICA (Grado)
9 de Julio de 2013
Apellidos y nombre
Teoría
Normas para la realización del examen y criterios de evaluación:
La respuesta a cada una de las cuestiones se consignará marcando con X la casilla correspondiente
en la tabla situada en la parte inferior de esta hoja. No se admiten respuestas con otros signos distintos de
X. Si se equivoca, tache la respuesta elegida anteriormente y consigne de nuevo la que crea que es correcta.
Las respuestas correctas suman 0.5 p. y las incorrectas restan 0.5 p. En caso de duda es preferible dejar
la respuesta en blanco. Para superar la parte teórica de la asignatura, la media entre teoría y problemas debe
ser mayor o igual que 5, siempre y cuando ambas notas sean mayores o iguales que 4.
Tiempo: 20
1. La disipación de potencia media de una puerta lógica se calcula efectuando la media aritmética del
consumo a nivel “1” y el consumo a nivel “0”.
2. La velocidad de un circuito junto con la disipación de potencia son dos de los factores a tener en cuenta
para determinar la calidad de una familia lógica.
3. Un biestable D con la entrada conectada a la salida Q cambia su salida cada vez que llega una activación
de la señal de reloj.
4. En un biestable disparado por flanco de subida, la salida no cambia hasta el siguiente flanco, aunque
cambie el valor de las entradas asíncronas.
5. El biestable RS tiene un estado no deseado, en el que las salidas tienen un comportamiento anómalo.
6. Las puertas lógicas CMOS pueden funcionar con niveles de tensión de 5V.
7. Un multiplexor es un circuito secuencial.
8. Las entradas asíncronas en los biestables afectan a las salidas cuando se activa la señal de reloj.
9. El formato de representación IEEE754 solamente permite representar números enteros.
10. En un procesador de 8 bits el byte y la palabra coinciden en tamaño.
11. La suma aritmética y lógica de dos números binarios dan siempre igual resultado.
12. Los niveles lógicos “0” y “1” se corresponden siempre con 0V y 5V.
13. Una de las características dinámicas de los circuitos lógicos son los tiempos de propagación-transición.
14. Un número binario que solamente tenga parte entera, en decimal tendrá solamente parte entera.
15. La resta mediante complemento permite realizar una resta haciendo realmente una suma.
16. La detección de errores mediante la distancia de un código binario permite detectar y corregir errores.
17. Existen formatos IEEE754 de 32, 64 y 80 bits.
18. En el formato IEEE754, si el campo EXPONENTE vale “0” (00 … 00), el número representado es 0 o
es denormalizado.
19. En el formato IEEE754, si el campo EXPONENTE es todo “1” (11 … 11), el número rep resentado es +
ó -∞ (± infinito).
20. El sistema de representación BCD permite una conversión directa dígito a dígito Decimal BCD.
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ELECTRÓNICA DIGITAL

1º I. INFORMÁTICA (Grado)

9 de Julio de 2013

Apellidos y nombre

Teoría

Normas para la realización del examen y criterios de evaluación:

La respuesta a cada una de las cuestiones se consignará marcando con X la casilla correspondiente

en la tabla situada en la parte inferior de esta hoja. No se admiten respuestas con otros signos distintos de

X. Si se equivoca, tache la respuesta elegida anteriormente y consigne de nuevo la que crea que es correcta.

Las respuestas correctas suman 0.5 p. y las incorrectas restan 0.5 p. En caso de duda es preferible dejar

la respuesta en blanco. Para superar la parte teórica de la asignatura, la media entre teoría y problemas debe

ser mayor o igual que 5, siempre y cuando ambas notas sean mayores o iguales que 4.

Tiempo: 20’

1. La disipación de potencia media de una puerta lógica se calcula efectuando la media aritmética del

consumo a nivel “1” y el consumo a nivel “0”.

2. La velocidad de un circuito junto con la disipación de potencia son dos de los factores a tener en cuenta

para determinar la calidad de una familia lógica.

3. Un biestable D con la entrada conectada a la salida Q cambia su salida cada vez que llega una activación

de la señal de reloj.

4. En un biestable disparado por flanco de subida, la salida no cambia hasta el siguiente flanco, aunque

cambie el valor de las entradas asíncronas.

5. El biestable RS tiene un estado no deseado, en el que las salidas tienen un comportamiento anómalo.

6. Las puertas lógicas CMOS pueden funcionar con niveles de tensión de 5V.

7. Un multiplexor es un circuito secuencial.

8. Las entradas asíncronas en los biestables afectan a las salidas cuando se activa la señal de reloj.

9. El formato de representación IEEE754 solamente permite representar números enteros.

10. En un procesador de 8 bits el byte y la palabra coinciden en tamaño.

11. La suma aritmética y lógica de dos números binarios dan siempre igual resultado.

12. Los niveles lógicos “0” y “1” se corresponden siempre con 0V y 5V.

13. Una de las características dinámicas de los circuitos lógicos son los tiempos de propagación-transición.

14. Un número binario que solamente tenga parte entera, en decimal tendrá solamente parte entera.

15. La resta mediante complemento permite realizar una resta haciendo realmente una suma.

16. La detección de errores mediante la distancia de un código binario permite detectar y corregir errores.

17. Existen formatos IEEE754 de 32, 64 y 80 bits.

18. En el formato IEEE754, si el campo EXPONENTE vale “0” (00 … 00), el número representado es 0 o

es denormalizado.

19. En el formato IEEE754, si el campo EXPONENTE es todo “1” (11 … 11), el número representado es +

ó -∞ (± infinito).

20. El sistema de representación BCD permite una conversión directa dígito a dígito Decimal – BCD.

V

F

ELECTRÓNICA DIGITAL

1º I. INFORMÁTICA (Grado)

9 de Julio de 2013

Apellidos y nombre

Problemas Tiempo: 1 h 30 m

Criterios de evaluación: Para superar la parte teórica de la asignatura, la media entre teoría y problemas debe ser mayor o igual que 5, siempre y cuando ambas notas sean mayores o iguales que 4. Cada apartado se evaluará como correcto o incorrecto.

Problema 1(3p) Implementar la función lógica definida por la tabla de verdad adjunta de las formas que se indican. Utilizar para ello la expresión más simplificada de la misma. a) mediante tres puertas lógicas b) mediante puertas NAND de dos entradas c) mediante un multiplexor del número de entradas adecuado

Problema 2(3p) Diseñe un contador asíncrono que se corresponda con el cronograma adjunto. Se pide: diagrama de estados, tabla de transición, simplificación y esquema lógico. Trabajar con la expresión más reducida posible de las variables lógicas.

Problema 3(4p) Diseñar un contador síncrono ascendente de 3 bits que funcione con los criterios siguientes:

a) Si la entrada de control vale 0 , el circuito pasará por los estados pares (0, 2, 4 y 6). b) Si la entrada de control vale 1 , el circuito pasará por los estados impares (1, 3, 5 y 7). c) Cuando se encuentre en cualquier estado y cambie la entrada de control, siempre pasará al estado siguiente. Se pide indicar todos los pasos necesarios para la implementación final: diagrama de estados, tabla de excitación o transición, simplificación máxima de las funciones, obtención de las funciones correspondientes, esquema del circuito lógico y cronograma de todas las señales. Se pueden emplear cualquier tipo de puertas lógicas y, en el caso de ser necesarios, biestables de tipo JK activos por flanco de subida. Se valora el empleo del número más reducido posible de componentes.

A B C D F

Para la implementación mediante un multiplexor, es necesario agrupar de dos en dos los valores de la tabla original de la función F y

expresarla en función de los valores “0”, “1”, D y D´.

Problema 2(3p) Diseñe un contador asíncrono que se corresponda con el cronograma adjunto. Se pide: diagrama de estados, tabla de transición, simplificación y esquema lógico. Trabajar con la expresión más reducida posible de las variables lógicas.

De forma evidente, del cronograma se obtiene bastante información:

Es un contador ascendente de dos bits basado en biestables D, ya que los estados por los que pasa son 0, 1, 2 y 3. El flanco de

activación es de subida. A continuación se detalla la tabla de transición y el diagrama de estados. Del cronograma también se obtiene

el valor de las variables D1 y D0. (D1 = Q1´ y D0 = Q0´). También CLK1 que es igual a Q0´, como se refleja en el esquema.

V CC

V CC V CC

V CC

1 2 1 1

9

8

14

10

D CLK

Q

Q N

PR

CL

2 3

5

6

4

1

D CLK

Q

Q N

PR

CL

Clk

Q 0

/Q

Q 1

A B C D F F

0 1 0 1 1 D

D

1

0

D

1

F

A B C

D

1

1

0

Problema 3(4p)

Diseñar un contador síncrono ascendente de 3 bits que funcione con los criterios siguientes:

a) Si la entrada de control vale 0 , el circuito pasará por los estados pares (0, 2, 4 y 6). b) Si la entrada de control vale 1 , el circuito pasará por los estados impares (1, 3, 5 y 7). c) Cuando se encuentre en cualquier estado y cambie la entrada de control, siempre pasará al estado siguiente. Se pide indicar todos los pasos necesarios para la implementación final: diagrama de estados, tabla de excitación o transición, simplificación máxima de las funciones, obtención de las funciones correspondientes, esquema del circuito lógico y cronograma de todas las señales. Se pueden emplear cualquier tipo de puertas lógicas y, en el caso de ser necesarios, biestables de tipo JK activos por flanco de subida. Se valora el empleo del número más reducido posible de componentes.

E0 Q2,t Q 1 ,t Q0,t Q2,t+1 Q1,t+1 Q0,t+1 J 2 K 2 J 1 K 1 J 0 K 0

J1 K

J0 K

De donde se obtienen las expresiones simplificadas

J0 = E

K0 = E0´

J1 = E0´+ Q

K1 = E0´+ Q0 = J

J2 = E0´Q1 + Q1Q

K2=E0´Q1 + Q1Q0 = J

Los cronogramas de las señales presentes en el circuito se muestran a continuación: