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MICROCONTROLADORES (MCS-51) 10 - 1
CAPíTULO X
ECONOMIA DE ENERGIA E
GRAVAÇÃO
10.1. INTRODUÇÃO
Para aplicações onde o consumo de potência é crítico, as versões CHMOS oferecem modos de redução de potência como recurso padrão. Há dois modos básicos para economia de energia (redução de consumo):
- Modo Idle
- Modo Power Down A figura 10.1 apresenta um diagrama de blocos onde se pode ver o funcionamento e a distinção entre os dois modos de economia de energia.
OSC GER.
CLOCK
*PD *IDL
INTERRUPÇÕES
TIMERS
SERIAL
XTAL2 XTAL
DEMAIS
FUNÇÕES
Figura 10.1. Controle executado pelos flags (*PD e *IDL) que habilitam a economia de energia.
No MODO IDLE (IDL=1) o oscilador continua a trabalhar para três funções, mas é removido do resto da CPU. As três funções que operam em modo Idle são:
- interrupções
- timers
- porta serial No MODO POWER DOWN (PD=1) o oscilador é paralisado e com isto toda CPU fica congelada. Esses dois modos são ativados pelo registrador PCON , que é descrito na figura 10.2.
10 - 2 MICROCONTROLADORES (MCS-51)
SMOD - - - GF1 GF0 PD IDL
MODO IDLE
MODO POWER DOWN
BITS DE USO GERAL
DOBRADOR DE BAUD RATE
PCON
1 habilita 0 desabilita 7 6 5 4 3 2 1 0
Figura 10.2. Descrição do registro PCON.
Nas versões HMOS o registrador PCON só contém o bit SMOD; os demais não devem ser utilizados.
10.2. MODO IDLE
A instrução que ativa o bit IDL é a última a ser executada antes que a CPU entre no modo Idle. Neste modo só funciona a interrupção, os timers e a porta serial. A CPU fica congelada sem o clock. O consumo é cerca de 85% do consumo normal. Todo o status é preservado:
- SP, PC, PSW, Acc e todos os registradores,
- os pinos das portas mantêm os mesmos estados,
- ALE = PSEN = High. Há duas maneiras de terminar o modo Idle:
- por uma interrupção que esteja habilitada,
- por reset. Se uma interrupção termina o modo Idle, a instrução a ser executada depois do RETI é a que vem em seguida à que ativou o bit IDL. Na figura 10.3 há um esquema que ilustra este funcionamento.
MOV PCON,#
MOV A,#40H
MODO
IDLE
ROTINA INTERRUPÇÃO
RETI
INT
Figura 10.3. Retorno do modo Idle através de uma interrupção.
Os Flags GF0 e GF1 podem ser usados para dar indicação se a interrupção aconteceu no modo normal ou no modo Idle. A rotina que ativa o bit IDL deve antes ativar um dos dois flags (GF0 ou GF1) para indicar que a CPU entrou no modo Idle.
10 - 4 MICROCONTROLADORES (MCS-51)
CPU TAMANHO TIPO VPP TEMPO
8751 4 KB HMOS 21 V 4 min 8751H 4 KB HMOS 21 V 4 min 87C51 4 KB CHMOS 12,75 V 13 s 8752B 8 KB HMOS 12,75 V 26 s Figura 10.4. Algumas versões do MCS-51 com EPROM interna.
A CPU 8751H é programada com 21 V, usando 50 ms para cada byte, o que dá cerca de 4 minutos (4K * 50 ms = 200 s). As CPUs 87C51 e 8752BH usam um modo de programação chamado de "Quick Pulse" que é feito com 12,75 volts e 25 pulsos de 100 μs para cada byte, resultando em um menor tempo de programação.
Durante a programação existem 3 configurações usadas:
- Programação
- Verificação
- Programação do bit de segurança
A figura 10.5 ilustra a habilitação desses modos.
MODO RST *PSEN ALE *EA P2.7 P2.6 P2.5 P2.
PROGRAMAÇÃO 1 0 VPP 1 0 X X
INIBIDO 1 0 1 X 1 0 X X
VERIFICAÇÃO 1 0 1 1 0 0 X X
SEGURANÇA 1 0 VPP 1 1 X X
Figura 10.5. Habilitação dos diversos modos de programação (X → don't care).
10.4.1. Programação
Para a programação é necessário que o oscilador esteja funcionando com uma freqüência de 4 a 6 MHz. A figura 10.6 ilustra a operação em modo programação.
MICROCONTROLADORES (MCS-51) 10 - 5
8 8 8
P
P2.0,1,2,
P2.
P2.
P2.
P2.
XTAL
XTAL
VSS
VCC
P
ALE
*EA
RST
*PSEN
A0...A
A8...A
X
X
VIL
VIH
4-6 MHz
+5 V
D0...D
50 mseg
VPP
VIH
X - Don't care
8751
Figura 10.6. A CPU 8751 em modo programação.
Normalmente EA é mantido em nível alto (VIH) até antes do pulso em ALE. Um pouco antes deste pulso, coloca-se EA = VPP e em seguida envia-se o pulso ALE; depois dos 50 ms faz-se EA = VIH.
10.4.2. Verificação
Se o bit de segurança não for programado, a memória EPROM pode ser lida com finalidades de verificação. Isso pode ser feito depois da programação de cada byte. A única alteração é que P2.7 é colocado em nível baixo para habilitar o buffer de saída por P0. Como P0 não possui pull up interno, um pull up externo de 10 KΩ deverá ser colocado em cada linha de dados. A figura 10.7 ilustra a operação do 8751 em modo verificação.
8 8 8
P
P2.0,1,2,
P2.
P2.
P2.
P2.
XTAL
XTAL
VSS
VCC
P
ALE
*EA
RST
*PSEN
A0...A
A8...A
X
X
VIL
*ENABLE
4-6 MHz
+5 V
D0...D
VIH
VIH
X - Don't care
8751
VIH
usar pull up de 10K
Figura 10.7. O CPU 8751 em modo verificação.
