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Um exemplo de código verilog para a implementação de um módulo combinatório chamado comp. O módulo possui três saídas (asb, aeb e aib) e dois entradas (b e a). O código utiliza as portas lógicas and, not e xnor para realizar as operações desejadas. Os parâmetros de simulação estão definidos no final do documento.
Tipologia: Notas de estudo
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// DSCH 2.6i // 4/16/2003 7:50:20 AM // C:\Documents and Settings\Administrator\My Documents\Dsch2\Book on CMOS\Comp.sch
module Comp( B,A,AsB,AeB,AiB); input B,A; output AsB,AeB,AiB; and #(16) and2(AsB,w1,A); and #(16) and2(AiB,w5,B); not #(10) inv(w1,B); not #(10) inv(w5,A); xnor #(16) xnor2(AeB,A,B); endmodule
// Simulation parameters in Verilog Format always #1000 B=~B; #2000 A=~A;
// Simulation parameters // B CLK 10 10 // A CLK 20 20
