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O esquema lógico e a sintaxe verilog de um módulo digital chamado compileinv3state. O módulo possui três entradas e uma saída, sendo que uma notificação #(10) é definida para a saída. As simulações parametrizam o enable e a in com valores inversos aos originais a cada 1000 e 2000 ns, respectivamente.
Tipologia: Notas de estudo
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// DSCH 2.6h // 3/31/2003 5:45:38 PM // C:\Documents and Settings\Administrator\My Documents\Dsch2\Book on CMOS\CompileInv3state.sch
module CompileInv3state( Enable,In,Out); input Enable,In; output Out; notif1 #(10) notif1(Out,In,Enable); endmodule
// Simulation parameters in Verilog Format always #1000 Enable=~Enable; #2000 In=~In;
// Simulation parameters // Enable CLK 10 10 // In CLK 20 20
