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SD Unid III 2011, Notas de aula de Automação

Universidade Federal de Pelotas (UFPel)Automação

BIMESTRE III

Tipologia: Notas de aula

2013

Compartilhado em 12/09/2013

elaine-amaral-1 🇧🇷

(1)

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UNIDADE III: Multiplex,

Demultiplex, Memórias

e PLDs

3.3

3.1

3.2

3.4

Multiplex

Memórias

Demultiplex

Dispositivos Lógicos Programáveis (PLD)

02/08/2011

Sistemas Digitais Prof. MSc. Edson S. C. Silva 2

3.1.1 – Projeto de um Circuito Multiplex

3.1.2 – Formas alternativas de construção do MUX

3.1.3 – Ampliação da Capacidade de um MUX

3.1.4 – Endereçamento Sequencial de um MUX

3.1.5 – MUX na construção de Circ. Combinacionais

3.1 – Multiplex (MUX)

Descubra Notas de aula de Automação Universidade Federal de Pelotas (UFPel)

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UNIDADE III: Multiplex,

Demultiplex, Memórias

e PLDs

Multiplex

Memórias

Demultiplex

Dispositivos Lógicos Programáveis (PLD)

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 2

3.1.1 – Projeto de um Circuito Multiplex

3.1.2 – Formas alternativas de construção do MUX

3.1.3 – Ampliação da Capacidade de um MUX

3.1.4 – Endereçamento Sequencial de um MUX

3.1.5 – MUX na construção de Circ. Combinacionais

3.1 – Multiplex (MUX)

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 3

3.1 – Multiplex (MUX)

Fig. 3.2 – Chave eletrônica (multiplex) de n entradas de dados e chaveamento das entradas para a saída controlado por m entradas seletoras (ou de endereço).

Chaves mecânicas apresentam como desvantagem

baixa velocidade de chaveamento e elevado desgaste.

Fig. 3.1 – Chave mecânica de n entradas e uma saída.

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 4

3.1.1 – Projeto de um Circuito Multiplex (MUX)

Projeto de um MUX de dois canais.

A0 S

0 E 0

Entradas Saída A 0 E0 E 1 S 0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 6 1 1 0 7 1 1 1

A 0

A 0 E 0

E 1

0 2 6 4

1 3 7 5

E 0

E 1 1

S = A 0 E 0 + A 0 E 1

Saída S 0 0 1 1 0 1 0 1

Fig. 3.3 – MUX de dois canais formado por portas lógicas.

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 7

Fig. 3.6 – Características do TTL 74LS151 (MUX simples de 8 canais).

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 8

3.1.3 – Ampliação da Capacidade de um MUX

Associação de três MUXs de quatro canais para

obter um MUX de oito canais.

Fig. 3.7 – Duas associações de multiplexadores de quatro canais que resultam no equivalente a um multiplexador de oito canais.

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 9

3.1.3 – Ampliação da Capacidade de um MUX

Associação de três MUXs de quatro canais para

obter um MUX de oito canais.

Fig. 3.8 – Mais duas associações de multiplexadores de quatro canais que resultam no equivalente a um multiplexador de oito canais.

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 10

3.1.3 – Ampliação da Capacidade de um MUX

Fig. 3.9 – Associação de sete multiplexadores de dois canais que resultam no equivalente a um multiplexador de oito canais.

Entradas Saída A B C Z = f(B, C) 0 0 0 0 1 1 0 0 1 0 2 0 1 0 1 3 0 1 1 1 4 1 0 0 0 5 1 0 1 1 6 1 1 0 0 7 1 1 1 0

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 13

3.1.4 – MUX no Projeto de Circ. Combinacionais

Projeto de circuito combinacional de três entradas

com MUX de dois canais e portas lógicas.

Z = A + C + A B + A B C

 Z = Σ m (0, 2, 3, 5)

E

E1 BC

B+C

Fig. 3.12 – Circuito combinacional de três entradas implementado com um MUX de dois canais e portas lógicas.

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 14

3.1.4 – MUX no Projeto de Circ. Combinacionais

Exercício: (Adaptado ENADE 2008) Dados o

circuito abaixo e seu respectivo mapa K, obtenha:

a) A porta lógica que deverá ser inserida no quadrado

pontilhado da figura.

b) O circuito que utiliza um MUX de oito canais e um

inversor capaz de substituir o circuito completo.

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 15

3.2.1 – Projeto de um Circuito Demultiplex

3.2.2 – Formas alternativas de construção do DEMUX

3.2.3 – Ampliação da Capacidade de um DEMUX

3.2.4 – Endereçamento Sequencial de um DEMUX

3.2.5 – MUX na construção de Circ. Combinacionais

3.2 – Demultiplex (DEMUX)

Fig. 3.14 – Chave eletrônica (demultiplex) de n saídas de dados e chaveamento da entrada para as saídas controlado por m entradas seletoras (ou de endereço).

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 16

3.2 – Demultiplex (DEMUX)

Chaves mecânicas apresentam como desvantagem

baixa velocidade de chaveamento e elevado desgaste.

Fig. 3.13 – Chave mecânica de uma entradas e n saídas.

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 19

Fig. 3.17 – Descrição dos pinos do TTL 74LS154 e descrição geral. Observe que a configuração das entradas de strobe G1 e G determinam o funcionamento do chip como um DEMUX simples de 16 canais (seletoras DCBA) ou um decodificador de 4 para 16 linhas.

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 20

3.2.3 – Ampliação da Capacidade de um DEMUX

Associação de três DEMUXs de quatro canais para

obter um DEMUX de oito canais.

Fig. 3.18 – Duas associações de demultiplexadores de quatro canais que resultam no equivalente a um demultiplexador de oito canais.

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 21

3.2.3 – Ampliação da Capacidade de um DEMUX

Associação de três DEMUXs de quatro canais para

obter um DEMUX de oito canais.

Fig. 3.19 – Outras duas associações de demultiplexadores de quatro canais que resultam no equivalente a um demultiplexador de oito canais.

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 22

3.2.1 – Ampliação da Capacidade de um DEMUX

Fig. 3.20 – Associação de sete demultiplexadores de dois canais que resultam no equivalente a um demultiplexador de oito canais.

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 25

3.2.7 – Implementação de funções lógicas usando

Decodificadores e Multiplexadores

Fig. 3.18 – Função de 7 variáveis a ser implementada com um decodificador de 4 entradas (74154), um MUX de 8 entradas (74151) e portas adicionais.

f(A, B, C, D, E, F, G) = F G + A B C D E F G + A B C D E F G +

A B C D E F G + A B C D E F G + A B C D E F G + A B C D F G

f(A, B, C, D, E, F, G) = F G + A B C D E F G + A B C D E F G +

A B C D E F G + A B C D E F G + A B C D E F G + A B C D F G

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3.2.7 – Implementação de funções lógicas usando

Decodificadores e Multiplexadores

Entradas do MUX

Sinais E, F, G que selecionam esta entrada

Função de entrada do MUX

I 0 E F G I 1 E F G I 2 E F G I 3 E F G I 4 E F G I 5 E F G I 6 E F G I 7 E F G

A B C D

A B C D + A B C D

A B C D

+ A B C D

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 27

3.2.7 – Implementação de funções lógicas usando

Decodificadores e Multiplexadores

f(A, B, C, D, E, F, G) = F G + A B C D E F G + A B C D E F G +

A B C D E F G + A B C D E F G + A B C D E F G + A B C D F G

Fig. 3.19 – Função de 7 variáveis implementada com um decodificador de 4 entradas (74154), um MUX de 8 entradas (74151) e portas adicionais.

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 28

3.2.8 – Construção de funções com Decodificadores

F(W, X, Y, Z) = W X Y + W X Z + W X Y Z

Exercício: (Adaptado ENADE

2008) Considere o circuito ao

lado composto por dois

decodificadores, 16 chaves e

portas lógicas adicionais. Quais

os números das chaves que

deverão ser conectadas aos

decodificadores para que a

expressão booleana do sinal F

seja:

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 31

3.3 – Memórias

Fig. 3.22 – (a) Ilustração simplificada das operações de leitura e escrita em uma memória de 32 x 4. (a) Escrita da palavra 0100 na posição de memória 00011; (b) Leitura da palavra 1101 da posição de memória 11110.

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 32

3.3 – Memórias

Fig. 3.23 – Três grupos de linhas (barramentos) conectando os CIs de uma memória principal à CPU.

A CPU utiliza o barramento de endereço para

fornecer o endereço de leitura (ou escrita) e os dados

são enviados (ou recebidos) pelo barramento de dados.

O barramento de controle permite selecionar o chip de

memória bem como o tipo de operação (leitura ou

escrita).

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 33

3.3 – Memórias

Fig. 3.24 – (a) Símbolo de uma ROM típica, (b) Tabela mostrando os dados binários de cada endereço e (c) a mesma tabela em hexadecimal.

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 34

Fig. 3.25 – Arquitetura de uma ROM 16 x 8 em que cada registrador armazena uma palavra de 8 bits.

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 37

3.3 – Memórias

Fig. 3.28 – (a) Símbolo lógico para o CI de memória flash 28F256A; (b) Entradas de controle CE, WE e OE.

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 38

3.3 – Memórias

Fig. 3.29 – (a) Diagrama funcional do CI de memória flash 28F256A.

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 39

3.3 – Memórias

Fig. 3.30 – Gerador de funções usando uma ROM ( Read Only Memory ) e um DAC ( Digital to Analog Converter ).

Fig. 3.31 – Símbolo e tabela de modo de operação para a RAM CMOS MCM6264C.

Sistemas Digitais Prof. MSc. Edson S. C. Silva 02/08/2011 40

3.3 – Memórias

Fig. 3.32 – Padrão JEDEC para encapsulamento de memória.