RELATÓRIO – ATIVIDADE PRÁTICA
LÓGICA PROGRAMÁVEL
Nome e RU do aluno: Rosicleia Furst 3923517
ATIVIDADE 1 - Flip-Flop RS
A) CÓDIGO DESENVOLVIDO EM VHDL E DIAGRAMA RTL
Figura 1 – Código em VHDL Flip-Flop RS
Figura 2 – Compilação
Prepare-se para as provas
Estude fácil! Tem muito documento disponível na Docsity
Ganhe pontos para baixar
Ganhe pontos ajudando outros esrudantes ou compre um plano Premium
Guias e Dicas
Prepare-se para as provas
Estude fácil! Tem muito documento disponível na Docsity
Encontrar documentos
Prepare-se para as provas com trabalhos de outros alunos como você, aqui na Docsity
Encontra documentos específicos para os exames da tua universidade
Encontra documentos específicos para os exames da tua universidade
Videoaulas
Prepare-se com as videoaulas e exercícios resolvidos criados a partir da grade da sua Universidade
Quiz
Responda perguntas de provas passadas e avalie sua preparação.
Ganhe pontos para baixar
Ganhe pontos ajudando outros esrudantes ou compre um plano Premium
trabalho microprocessador, Trabalhos de Microcontroladores
Roteiro de Atividade Pratica de Projeto de Sistemas Microprocessados
Tipologia: Trabalhos
2025
1 / 31
Esta página não é visível na pré-visualização
Não perca as partes importantes!
Documentos relacionados
Pré-visualização parcial do texto
Baixe trabalho microprocessador e outras Trabalhos em PDF para Microcontroladores, somente na Docsity!
RELATÓRIO – ATIVIDADE PRÁTICA
LÓGICA PROGRAMÁVEL
Nome e RU do aluno: Rosicleia Furst 3923517
ATIVIDADE 1 - Flip-Flop RS
A) CÓDIGO DESENVOLVIDO EM VHDL E DIAGRAMA RTL
Figura 1 – Código em VHDL Flip-Flop RS Figura 2 – Compilação
Figura 3 – Diagrama
B) SIMULAÇÃO DO WAVEFORM
A seguir, são apresentados os resultados da simulação do Flip-Flop RS com Clock desenvolvidos no Quartus. A simulação demonstrou o comportamento da saída Q de acordo com as combinações das entradas Set e Reset, respeitando a borda de subida do sinal Clock.
WAVEFORM
Figura 04 - WAVEFORM
Set = 0, Reset = 0 ➜ Q mantém valor anterior Figura 7 - Exemplo 01 Figura 8 - Exemplo 02 Nessa simulação, ambas as entradas estão inativas (0). Na borda de subida do Clock, o valor de Q permanece inalterado, mantendo seu estado anterior.
C) DISCUSSÃO DOS RESULTADOS
A partir do desenvolvimento e simulação do Flip-Flop RS com Clock, foi possível comprovar seu funcionamento por meio de observações diretas no diagrama de tempo. O projeto foi implementado em VHDL, utilizando uma estrutura sensível à borda de subida do clock, com entradas Set, Reset e Clock, e uma única saída Q. Durante os testes, foram analisadas todas as combinações relevantes entre Set e Reset, resultando em comportamentos consistentes com a tabela verdade teórica apresentada no enunciado da questão. A simulação permitiu verificar que:
- Quando Set = 1 e Reset = 0, a saída Q foi corretamente definida como 1.
- Quando Set = 0 e Reset = 1, a saída foi 0, conforme o esperado.
- Quando Set = 0 e Reset = 0, o Flip-Flop manteve seu estado anterior (Q constante).
- Quando Set = 1 e Reset = 1, o simulador retornou um valor indefinido (X), caracterizando uma condição proibida , que também é destacada na tabela do enunciado com um asterisco (*) indicando erro lógico. Ao comparar os resultados da simulação com a tabela verdade fornecida no enunciado, observa-se plena coerência entre o comportamento esperado e o comportamento simulado do circuito. Isso valida tanto o código VHDL quanto o processo de teste. Além disso, a simulação gráfica no Quartus, com a visualização dos sinais no tempo e a marcação das transições lógicas, reforça o entendimento do funcionamento do Flip-Flop RS, proporcionando uma aplicação prática do conteúdo teórico estudado.
E) SIMULAÇÃO DO WAVEFORM
A seguir, são apresentados os resultados da simulação do Flip-Flop T com alternância de
estado.
Figura 12 – Início (Q = 0)
- Quando T = 0, a saída Q mantém seu valor anterior, mesmo após a borda de subida do Clock.
- Quando T = 1, a saída Q alterna seu valor a cada borda de subida do Clock. As transições foram analisadas para diferentes estados anteriores de Q, e todas as respostas do circuito coincidiram com as previsões da tabela verdade, demonstrando que o circuito foi descrito corretamente em VHDL. Discussão A implementação com estrutura process + rising_edge(Clock) garantiu a sensibilidade adequada ao Clock. O uso correto do comando not Q_int assegura que a alternância ocorra apenas quando T = '1'. Além disso, a simulação gráfica no Waveform Editor demonstrou de forma clara o funcionamento do circuito ao longo do tempo, possibilitando a validação sem a necessidade de forçar a saída. ATIVIDADE 3 - Circuito Digital A) CÓDIGO DESENVOLVIDO EM VHDL E DIAGRAMA RTL Figura 1 6 – Código em VHDL
Figura 1 7 – Compilação Figura 1 8 – Diagrama
- Figura 13 – T = 0 → Q mantém
- Figura 14 – T = 1 → Q alterna para
- Figura
- Figura
- Figura
- Figura
- Figura
- Figura
- Figura
- Figura
- Figura
- Figura
- Figura
- Figura
- Figura
- Figura
Figura 35 Tabela 2 - Tabela verdade
Tabela para preencher no Waveform
Tempo (ns)