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Asignatura: Organizacion y Arquitectura de Computadores, Profesor: Oscar Oscar, Carrera: Ingeniería del Software, Universidad: URJC
Tipo: Apuntes
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ORGANIZACIÓN Y ARQUITECTURA DE COMPUTADORES
ORGANIZACIÓN Y ARQUITECTURA DE COMPUTADORES Óscar David Robles Sánchez Luis Rincón CórcolesLuis Rincón Córcoles David Miraut Andrés ORGANIZACIÓN Y ARQUITECTURA DE COMPUTADORES
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Un bus es un canal de comunicación compartido que utiliza un conjunto de cables para conectar múltiples subsistemas. Ventajas más importantes de un bus: Versatilidad. Bajo coste. Principal desventaja: Cuello de botella en la comunicación.
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Transacciones en un bus: reguladas siempre por un protocolo de comunicación. Una transacción de bus típica tiene dos partes:
Memory P roces sor C ontrol lines D ata lines C ontrol lines a. D isks Memory P roces sor D ata lines D isks b. P roces sor C ontrol lines D ata lines Memory c.^ D isks
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C ontrol lines Memory P roces s or D ata lines C ontrol lines D isks a. P roces s or D ata lines Memory D isks b. ORGANIZACIÓN Y ARQUITECTURA DE COMPUTADORES
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Bus backplane. Diseñados para la coexistencia de procesador, memoria y didi spositivositi dd e E/SE/S en un ú iúnico bbus. Equilibrio entre necesidades de procesador y memoria y las de dispositivos de E/S.las de dispositivos de E/S. Processor Memory Backplane bus I/O devices ORGANIZACIÓN Y ARQUITECTURA DE COMPUTADORES
Bus de E/S. Pueden ser de mayor longitud. Conexión de diferentes tipos de dispositivos. Sin interfaz directa con la memoria. Processor Memory Processor-memory bus Bus d t Bus d t Bus d t adapter adapter I/O I/O adapter I/O bus bus bus
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Processor Memory Processor-memory bus Bus adapter Bus adapter I/O bus Backplane bus Bus I/O b adapter I/O bus ORGANIZACIÓN Y ARQUITECTURA DE COMPUTADORES
Bus paralelo: contiene n hilos para transmitir información simultáneamente.
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Tiene una señal de relojj entre las líneas de control. Sigue un protocolo para la comunicación. La comunicación está gobernada por la señal deLa comunicación está gobernada por la señal de reloj. Desventajas:j Todos los dispositivos conectados a misma velocidad. Sesgo de reloj ( clock skew ) impide conjugar longitud con rapidez. ORGANIZACIÓN Y ARQUITECTURA DE COMPUTADORES
Ejemplo de funcionamiento de un bus síncrono: lectura de memoria en un bus procesador – memoria.
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Carece de reloj.Carece de reloj. Puede admitir variedad más amplia de dispositivos.p Sin problemas de longitud por sincronización o sesgog de reloj.j Protocolo de apretón de manos ( handshaking ). Líneas adicionales de control.Líneas adicionales de control. ORGANIZACIÓN Y ARQUITECTURA DE COMPUTADORES
Ejemplo de funcionamiento de un bus asíncrono: Sean tres líneas de control: Read Request : la petición es una lectura de memoria. Simultáneamente la dirección se pone en las líneas de datos. Data Ready : la palabra de datos ya está disponible en las líneas de datos. Ack : se ha reconocido la activación de cualquieraq de las dos señales anteriores. Proceso de handshaking: las señales de control se mantienen activas hasta la activación demantienen activas hasta la activación de AckAck.
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Rendimiento: bus síncrono vs. bus asíncrono. Se desea comparar los anchos de banda máximos de un bus síncrono y otro asíncrono. El bus síncrono tienen un tiempo de reloj de 50 ns, y cada transacción de bus requiere 1 ciclo de reloj El bus asíncronode bus requiere 1 ciclo de reloj. El bus asíncrono requiere 40 ns para el protocolo handshaking. En ambos buses, el ancho de datos es de 32 bits. Encontrar el l anchoh dd e bb andad dd e ambosb bb uses cuandod realizan transacciones de salida. Suponer que cada lectura en memoria consume 200lectura en memoria consume 200 nsns. y es siempre de. y es siempre de una palabra. ORGANIZACIÓN Y ARQUITECTURA DE COMPUTADORES
Transacción de salida ‐ memoria de 200 ns ‐ ancho de bus de 32 bits. BUS SÍNCRONO Tiempo de ciclo de reloj: 50 ns; cada transacción dura 1 ciclo de relojTiempo de ciclo de reloj: 50 ns; cada transacción dura 1 ciclo de reloj. Pasos y tiempos de una transacción:
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Otros factores que afectan al ancho de banda del bus: Anchura del bus de datosAnchura del bus de datos. Líneas de direcciones y datos separadas o multiplexadas. TTransferencias f i por blbloques. Cambiar algunos de estos factores tiene un coste: Más líneas de bus. Mayor complejidad. Mayor tiempo de espera para las peticionesMayor tiempo de espera para las peticiones mientras se transfieren datos por el bus. ORGANIZACIÓN Y ARQUITECTURA DE COMPUTADORES
Para aumentar el ancho de banda efectivo del bus: Liberar el bus cuando no se usa para transmitir informacióninformación. El dispositivo avisa a la memoria y envía la petición y la dirección. DDespués é dd e que ll a memoriai reconozca ll a petición,ti ió tt antot la memoria como el dispositivo liberan las líneas de control. La memoria avisa al dispositivo de que el dato está didi sponible.ibl El dispositivo recibe el dato a través del bus y avisa de que ha recibido el dato. El sistema de memoria puede liblib erar ell b bus
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Bloques de 16 palabras Se requieren 256 palabras / 16 palabras por transacción = 16 transacciones. Una transacción de un bloque requiere:
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¿Cómo reserva el bus un dispositivo que quiere utilizarlo para realizar una comunicación?utilizarlo para realizar una comunicación? Aspecto crucial en el diseño del sistema de E/S. E itEvitar cargar ell procesadord con t dtoda operaciónió que tenga que ver con la E/S. Sin embargo se necesita un maestro del bus queSin embargo, se necesita un maestro del bus, que controle el acceso al mismo. Sin un esquema de control de acceso: ¡CAOS!Sin un esquema de control de acceso: ¡CAOS! ORGANIZACIÓN Y ARQUITECTURA DE COMPUTADORES
Un maestro del bus iniciará y controlará toda petición ó dd e bbus. El procesador siempre es un maestro del bus. La memoria nunca lo es. Sistema más sencillo: el procesador es el único maestro del bus. Todas las peticiones deberán estar controladas por el l procesador.d
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Un dispositivo (o el procesador) que desee usar el bus debe señalizar una petición de bus ( bus request ). Cuando el árbitro concede el bus, se lo notifica al peticionario ( bus grant ). TTras ll a concesión,ió ell di di spositivoiti pueded usar ell b bus. Al terminar debe indicar al árbitro que ya no lo necesitanecesita (bus(bus releaserelease )). El árbitro podrá conceder el bus a otro dispositivo. ORGANIZACIÓN Y ARQUITECTURA DE COMPUTADORES
Pueden existir líneas del bus separadas para realizar l peticiones y concesiones. Si los dispositivos no tienen su propia línea de petición ti ió se necesitait una señalñ l d d e liblib eración.ió Las señales de arbitraje pueden utilizar: lílíneas específicasíf líneas de datos del bus (no se pueden solapar arbitrajes y transferencias)arbitrajes y transferencias).
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Elección del dispositivo al que se concede el bus: Prioridad de bus. Cada dispositivo tiene la suya.Prioridad de bus. Cada dispositivo tiene la suya. Dispositivos más prioritarios deben atenderse antes. Imparcialidad ( fairness ). Ningún dispositivo debe ser ignorado Todo el que quiera acceder tiene la garantíaignorado. Todo el que quiera acceder tiene la garantía de que recibirá el bus en algún momento. El tiempop de arbitrajej es una sobrecargag qque aumenta el tiempo de acceso al bus. Debe solaparse con transferencias siempre que sea posibleposible. ORGANIZACIÓN Y ARQUITECTURA DE COMPUTADORES
Los esquemas de arbitraje de bus se pueden clasificar en cuatro clases: Arbitraje en serie ( daisy chain arbitration ). Arbitraje paralelo centralizado. Arbitraje distribuido por autoselección. Arbitrajej distribuido ppor detección de colisión.
