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relatorio de flip flops, Resumos de Eletrônica Digital

relatorio de flip flops eletronica digital

Tipologia: Resumos

2019

Compartilhado em 26/11/2019

denis-william
denis-william 🇧🇷

4 documentos

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Nome :Bruno Batista RA: 004201702309
Nome : Daniele Correia RA: 004201703599
Nome: Denis willian RA: 004201703604
Ajuste o clock para a frequência mínima e complete as tabelas 1 e 2 a seguir: OBS: a)
represente a transição de clock L-H com seta para cima; b) represente a transição de
clock H-L com seta para baixo; c) represente a condição não importa (don’t care) com
um X.
TABELA 1 - FLIP-FLOP “D”
PR CLR CLK D Qn+1 Qn’+1 M0
0 1 x x 1 0 set
1 0 X X 0 1 reset
0 0 X X 1 1 Proibido
1 1 X 0 0 1 Reset
1 1 X 1 1 0 reset
1 1 X 1 0 0 memorização
TABELA 2 - FLIP-FLOP JK
PR CLR CK J’ K Qn+1 Qn’+1 M0
0 1 X X X 1 0 reset
1 0 X X X 0 1 set
0 0 X X X P P problema
1 1 X 0 0 0 1 memorização
1 1 x 0 1 0 1 reset
1 1 x 1 0 1 0 set
1 1 x 1 1 Qo Q’o inversão
3) Com o auxílio de um voltímetro, verifique em qual transição são ativados os clocks
dos flip-flops em questão:
Flip-flop Transição
D (7474 5+
JK (7476) 5+
1 ) O que é condição hold?
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Nome :Bruno Batista RA: 004201702309

Nome : Daniele Correia RA: 004201703599

Nome: Denis willian RA: 004201703604

Ajuste o clock para a frequência mínima e complete as tabelas 1 e 2 a seguir: OBS: a) represente a transição de clock L-H com seta para cima; b) represente a transição de clock H-L com seta para baixo; c) represente a condição não importa (don’t care) com um X.

TABELA 1 - FLIP-FLOP “D”

PR CLR CLK D Qn+1 Qn’+1 M 0 1 x x 1 0 set 1 0 X X 0 1 reset 0 0 X X 1 1 Proibido 1 1 X 0 0 1 Reset 1 1 X 1 1 0 reset 1 1 X 1 0 0 memorização

TABELA 2 - FLIP-FLOP JK

PR CLR CK J’ K Qn+1 Qn’+1 M 0 1 X X X 1 0 reset 1 0 X X X 0 1 set 0 0 X X X P P problema 1 1 X 0 0 0 1 memorização 1 1 x 0 1 0 1 reset 1 1 x 1 0 1 0 set 1 1 x 1 1 Qo Q’o inversão

  1. Com o auxílio de um voltímetro, verifique em qual transição são ativados os clocks dos flip-flops em questão:

Flip-flop Transição D (7474 5+ JK (7476) 5+

1 ) O que é condição hold?

Corresponde ao intervalo no qual as entradas devem permanecer estáveis depois da transição do clock.

2 ) O que é condição toggle?

R:Ação do flip-flop quando comuta de um estado de cada pulso clock

3 ) Mantenha o FF-JK em toggle, ou seja, com as saídas sendo

complementadas na frequência do clock. Desligue as entradas PR e

CLR e responda:

A ) o que aconteceu?

R:Entradas que não dependem e são afetadas pelo clock enquanto

acionadas

B ) por quê?

R:Clock e comutado pela borda de descida

4 ) Qual deve ser o procedimento para setar o FF-JK com as entradas

PR e CLR desligadas?

R:Entrada PR momentaneamente pulsada em BAIXO, CL R em ALTO

5 ) Qual deve ser o procedimento para setar e resetar o FF-JK com as

entradas PR e CLR desligadas, porém sem os pulsos de clock?

R:Entrada CLR momentaneamente pulsada em BAIXO, PR em ALTO

6 ) Analise linha a linha a tabela 2 que você completou e responda:

Quando ocorre o modo de operação hold?

R:Apartir das entradas serem iguais estarem e nível logico alto