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Introducción y conceptos básicos.
- Un sistema digital es secuencial cuando las salidas del sistema en cada instante de tiempo no quedan completamente determinadas por las entradas del sistema en ese instante de tiempo, sino que dependen además de la infor- mación almacenada en el propio sistema como consecuencia de su historia pasada, esto es, de la memoria del sistema. Se dice por tanto que los sistemas secuenciales son sistemas con memoria.
- En el modelo básico para la descripción del comportamiento de los sistemas secuenciales, modelo de Huffman , la memoria o historia del sistema se rep- resenta por medio de un conjuto finito y discreto de estados ( Qn )de forma que la respuesta del sistema Z(t) a una combinación de entrada en un instante dado X(t) depende, no solo de esa entrada, sino tambien del estado actual del sistema ( Q(t)). De la misma manera la evolución del sistema a un nuevo estado ( Q(t+1) ) es consecuencia de la entrada del sistema X(t ) y de su estado actual.
Sistema
Digital
x 1 (t)
x 2 (t)
xn (t)
z 1 (t, x 1 ,...,xn , Q)
Secuencial.
z 2 (t, x 1 ,...,xn , Q)
zm (t, x 1 ,...,xn ,Q)
Sistema Combinacional
Memoria
Entradas x(t) (^) Salidas Z(t)
Estado presente Q(t) Estado siguiente Q(t+1)
- Cada salida del sistema se modela mediante una función booleana de tantas variables como entradas tiene el sistema y tantas variables como sean nece- sarias para codificar el estado del sistema. Para sistemas que poseen más de una salida, su comportamiento está descrito por una multifunción booleana.
- El estado siguiente se obtiene a partir de la multifunción booleana que depende de las variables de entrada del sistema y de las variables de estado presente.
- Los sistemas secuenciales se usan en sistemas de control y toma de decisiones que dependen de la evolución temporal del sistema. Ejemplos de estos sitemas son el sistema de control de un ascensor, sistema de control de apertura auto- matica de puertas, sistemas de control de funcionamiento de motores y bom- bas, relojes digitales, microprocesadores y microcontroladores, etc.
- Se distinguen dos grandes clases de sistemas secuenciales según la temporiza- ción de sus elementos de memoria:
- Los sistemas secuenciales asíncronos se caracterizan por estar formados, bien por sistemas combinacionales con bucles de realimentación, (en este caso la memoria está asociada a dichos bucles y es consecuencia del retardo de propagación de las señales en los sistemas reales), o bien por que sus elemen- tos de memoria responden independientemente unos de otros a los cambios en las entradas.
- Los sistemas secuenciales síncronos se caracterizan por que todos sus ele- mentos de memoria responden simultaneamente y en instantes discretos de tiempo, los cuales se definen sobre una señal común a todos ellos que se denomina señal de reloj ( CK ).
- Esta señal es, en general, una señal periódica de onda cuadrada de periodo T. En cada periodo se definen los llamados instantes activos, o puntos de la señal que sirven como referencia para la respuesta de los elementos de memoria. Los principales instantes activos se muestran en la figura:
- El periodo de la reñal de reloj debe ser mayor que el tiempo de retardo de propagación esperado para el sistema combinacional asociado, a fin de que éste trabaje correctamente.
T
Nivel Alto Nivel Bajo Flanco de subida
Flanco de bajada
Elementos básicos de memoria:Latch asíncrono
Elementos de memoria con reloj: Biestables
S
R
Q
QN
S
R
Q
QN
Nombre Símblo Tabla de comportamiento
Latch SR S R Q n+1 Q n+ 0 0 0 1 1 0 1 1
Significado Q n 0 1 1 0 Prohibida
Mantiene Puesta a cero Puesta a uno Prohibida
S R Q n+1 Q n+ 1 1 1 0 0 1 0 0
Significado Q n 0 1 1 0 Prohibida
Mantiene Puesta a cero Puesta a uno Prohibida
Latch RS
Diagrma lógico
S
R
Q
Q
S
R
Q
Q
S
R
Q
QN
CK
S
R
Q
QN
CK
CK S R Q n+1^ Q n+ 1 0 0 1 0 1 1 1 0 1 1 1
Significado Q n 0 1 1 0 Prohibida
Mantiene Puesta a cero Puesta a uno Prohibida 0 x x Q n Mantiene
Biestable SR activo a nivel alto
Biestable SR activo a nivel bajo
CK S R Q n+1^ Q n+ 0 0 0 0 0 1 0 1 0 0 1 1
Significado Q n 0 1 1 0 Prohibida
Mantiene Puesta a cero Puesta a uno Prohibida 1 x x Q n Mantiene
Nombre Símblo Diagrma lógico Tabla de comportamiento
S R
Q QN
CK
S
R
S R
Q QN
CK
S
R
Elementos de memoria con reloj: Biestables
J
K
Q
QN
CK
J
K
Q
QN
CK
CK J K Q n+1^ Q n+ 1 0 0 1 0 1 1 1 0 1 1 1
Significado Q n 0 1 1 0 Q n
Mantiene Puesta a cero Puesta a uno Invierte 0 x x Q n Mantiene
Biestable JK activo a nivel alto
Biestable JK activo a nivel bajo
CK J K Q n+1^ Q n+ 0 0 0 0 0 1 0 1 0 0 1 1
Significado Q n 0 1 1 0 Q n
Mantiene Puesta a cero Puesta a uno Invierte 1 x x Q n Mantiene
Nombre Símblo Diagrma lógico Tabla de comportamiento
S R
Q QN
CK
J K
Q Q
S R
Q QN
CK
J K
Q Q
D
CK
Q
QN
CK D Q n+1^ Q n+ 1 0 1 1
Significado 0 1 1 0
Puesta a cero Puesta a uno 0 x Q n Mantiene
Biestable D activo a nivel alto
CK
D S
R
Q
QN
CK
D
CK
Q
QN
CK D Q n+1^ Q n+ 0 0 0 1
Significado 0 1 1 0
Puesta a cero Puesta a uno 1 x Q n Mantiene
Biestable D activo a nivel bajo
CK
D S
R
Q
QN
CK
T
CK
Q
QN
CK T Q n+1^ Q n+ 1 0 1 1
Significado Q n Q n
Mantiene Invierte 0 x Q n Mantiene
Biestable T activo a nivel alto
CK
T J
K
Q
QN
CK
T
CK
Q
QN
CK T Q n+1^ Q n+ 0 0 0 1
Significado Q n Q n
Mantiene Invierte 1 x Q n Mantiene
Biestable T activo a nivel bajo
CK
T J
K
Q
QN
CK
Ejemplo : Problemática del uso de elementos de memoria activos al nivel del la señal de reloj
D
CK
Q
QN
X
CK
D S
CK
X
D
S
CK
X
D
S
0 tp 2tp 3tp 4tp 5tp 6tp 7tp 8tp 9tp 10tp 11tp
0 tp 2tp 3tp 4tp 5tp 6tp 7tp 8tp 9tp 10tp 11tp
Fase de captación Fase de mantenimiento
Fase de captación Fase de mantenimiento
Fase de captación Fase de mantenimiento
Fase de captación Fase de mantenimiento
Ejemplo: Comparación entre los cronogramas generados por un latch SR, un biestable SR activo por nivel alto de reloj y flip-flop SR disparado por flanco de bajada.
S
R
Q
QN
CK
CK
S
R
Q
S
R
Q
QN S
R
Q
Cronograma generado por un latch SR para la secuencia de entrada: SR=10, SR=01, SR=10, SR=01, SR=10, SR=
Cronograma generado por un biestable SR activo a nivel alto para la secuencia de entrada: SR=10, SR=01, SR=10, SR=01, SR=10, SR=
CK
S
R
Q
Cronograma generado por un flip-flop SR disparado por flanco de bajada para la secuencia de entrada: SR=10, SR=01, SR=10, SR=01, SR=10, SR=
S
R
Q
QN
CK
Parámetros temporales en los biestables y flip-flops.
• Tiempo de establecimiento ( Setup time) t sup. Es el mínimo intervalo de
tiempo que debe estar estable un dato de entrada a un elemento de memoria antes del fin de su instante activo para que este sea almacenado correctamente. Antes del flanco de disparo en los flip-flops y antes del final del nivel activo en biestables.
• Tiempo de mantenimiento ( Hold time ) t hold. Es el mínimo intervalo de
tiempo que debe permanecer estable un dato de entrada de un elemento de memoria despues del fin de su instante activo para que este sea almacenado correctamente. Despues del flanco de disparo en los flip-flops y despues del final del nivel activo en los biestables.
• Retardo de propagación ( Delay time ) t d. Es el mayor de los tiempos de
aparición de un valor estable de un dato almacenado a la salida de un elemento de memoria, desde el instante activo. Despues del flanco activo en los flip- flops y durante el nivel activo en los biestables.
- Anchura del pulso de PRESET y CLEAR. ( Preset and Clear pulse width )
t wpr y t wcl. Anchura de pulso mínimo para que su función tenga efecto.
Ejemplo: Biestable D activo a nivel alto
D
CK
Q
QN
t sup t hold
t d
CK
D
Q
Ejemplo: Flip-flop D disparado por flanco de bajada
D Q
QN CK
t hold
t d
CK
D
Q
t sup
Entradas PRESET y CLEAR en biestables y flip-flops.
- Los elementos de memoria suelen incorporar entradas adicionales, general- mente asíncronas, que permiten forzar un estado inicial conocido. Estas son las entradas de “PRESET” y “CLEAR”.
- Preset permite inicializar el elemento de memoria al valor uno Q =1 y Q =0.
- Clear permite inicializar el elemento de memoria al valor cero Q =0 y Q =1. Ejemplos:
PR CL CK J K Q n+1^ Q n+ x x x x x x x x x
Significado 1 0 0 1 No valido
Puesta a uno asínc. Puesta a cero asinc. Prohibido
Flip-flop JK disparado por flanco de subida
Nombre y símbolo Tabla de comportamiento
J
K
Q
QN
CK
PR
CL
Q n 0 1 1 0 Q n
Mantiene Puesta a cero Puesta a uno Invierte
D Q
QN CK
PR
CL
PR CL CK D Q n+1^ Q n+ x x x x x x
Significado 1 0 0 1 No valido
Puesta a uno asínc. Puesta a cero asinc. Prohibido 0 1
Puesta a cero Puesta a uno
con entradas de Peset y Clear activas a nivel alto
Flip-flop D disparado por flanco de subida con entradas de Peset y Clear activas a nivel bajo
