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Análisis de sistemas digitales secuenciales síncronos.
• El análisis de un sistema digital secuencial síncrono se inicia identificando sus
entradas y salidas así como el número y tipo de elementos de memoria que
contiene, las variables de estado presente y estado siguiente, como propone el
modelo de Huffman.
La salida de cada elemento de memoria está asociada a una variable binaria, de modo que el conjunto de ellas en un instante dado codifican los estados del sistema y reciben el nombre de variables de estado presente ( qi ). La entradas de los elementos de memoria se denominan variables de excitación , las cuales, a traves de la relación que establece la tabla de compor- tamiento de los elementos de memoria definen las variables de estado siguiente ( Qi ). Un sistema con n elementos de memoria puede encontrarse, en un instante dado, en uno de los 2n^ estados distintos posibles. La tarea de análisis consiste en determinar el comportamiento del sistema estableciendo, para cualquier estado, cuál es su salida y la secuencia de evolución del mismo como respuesta a cualquiera de las posibles combinaciones de entrada.
• El comportamiento de un sistema digital secuencial síncrono suele ser descrito
de alguna de las siguientes maneras:
- a) Especificando dos conjuntos de funciones booleanas, que dependen, en
general, de las entradas y de las variables de estado presente:
- Las funciones que definen el comportamiento de las salidas, fun-
ciones booleanas de salida.
- Las funciones de las variables que definen el estado siguiente, fun-
ciones de excitación de los elementos de memoria.
- b) Construyendo una tabla de transición de estados. Tabla que recoge para
cada combinación de entrada y estado presente, cual es el estado siguiente
y la salida del sistema.
- c) Construyendo un diagrama de transición de estados. Grafo orientado en el
que se recoge la misma información que aparece en la tabla de transición
de estados, pero de forma gráfica.
- d) Construyendo un cronograma. En el que se recoge la evolución temporal
del sistema.
Sistema Combinacional
Memoria
Entradas x(t) (^) Salidas Z(t)
Variables de estado siguiente Qi Variables de estado presente qi
Variables de excitación de los elementos de memoria CK
Análisis de sistemas digitales secuenciales síncronos.
Ejemplo: Analizar el siguiente sistema digital:
a) Identificación del sistema: Entradas, salidas, elementos de memoria
que lo constituyen y variables de estado.
El diagrama lógico de la figura representa un sistema secuencial síncrono. Se identifica como secuencial por la presencia de elementos de memoria, en concreto, dos flip-flops de tipo D disparados por flanco de subida y con entrada asíncrona de CLEAR, activa a nivel bajo. Se trata de un sistema síncrono porque ambos elementos de memoria están controlados por la misma señal de reloj. El sistema posee dos entradas C y CL además de la entrada de reloj CK y una salida S. El comportamiento del sistema por lo que respecta a la entrada CL es conocido puesto que es la entrada Clear de los flip-flops. Si CL=0 las salidas S toma el valor cero inde- pendientemente de CK y C. Si CL=1 la evolución del sistema está por determinar. Se han defi- nido dos variables de estado presente q 1 y q 0; con Q 1 y Q 0 nos referiremos a la variables de estado siguiente. Con dos variables de estado se codifican hasta cuatro estados, luego este sis- tema puede encontrase hasta en cuatro estados distintos. Las variables asociadas a las fun- ciones de entrada de los elementos de memoria se han nombrado como D1 y D0.
b) Descripción del comportamiento por medio de las funciones booleanas
de salida y de excitación de los elementos de memoria.
La función de salida es S(C, q 0, q 1), donde se ha omitido la dependencia respecto de la
entrada CL, porque esta dependencia ya está incluida en las variables q 0 y q 1. Del diagram lógico se ve directamente que:
S = q 1· q 0 · C
Las funciones de excitación de los flip-flos son D1(C, q 0, q 1) y D0(C, q 0, q 1). Del dia-
grama lógico se desprende directamente que:
D1= q 1 q 0 C y D0 = q 0
Dado el tipo de elementos de memoria que posee el sistema, (flip-flop tipo D) se asume que
para cada flanco de subida Q 0 = D0 y Q 1 = D1.
CK
CL
S
D Q CK QN CL
D Q
QN
CK CL C
D
q 0
q (^0) D1 q 1
Análisis de sistemas digitales secuenciales síncronos.
c) Descripción del comportamiento por medio de la tabla de transición de
estados.
Las columnas Entradas y Estado presente corresponde a las variables independientes de las funciones booleanas de salida y de excitación de los flip-flops. Junto con las columnas Salidas y Entradas de FF forman la tabla de verdad de estás funciones. La columna Estado siguiente se construye a partir de la tabla de comportamiento del los flip-flop. En este caso flip-flops de tipo D.
Para interpretar esta tabla se asume que los cambios de estado se producen siguiendo los flancos de subida de la señal CK, y se lee: “ Si la entrada es ... y el estado presente es ... el estado siguiente es ... y la salida ...”
En la tabla anterior los estados del sistema aparecen codificados segun las variables de estado q 1 y q 0. La tabla de transición de estados tambien puede construirse mostrando esta información de forma simbólica, esto es, no codificada.
Entradas
C
Estado presente
q 1 q 0
Estado siguiente
Q 1 Q 0
Entradas de FF
D1 D
Salidas
S 0 0 0 0 1 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 0 1 1 1 1 0 1 0 1 0 0 0 0 0 1 1 0 0 1 0 1 0 1 1 1 1 0 1 0 0
A
B
C
D
Estados Códigos
q 1 q 0 0 0 0 1 1 0 1 1
Ep
Es Salidas C=0 C=1 C=0 C=
D
A
B
C
B
C
D
A
A
B
C
D
S S
Análisis de sistemas digitales secuenciales síncronos.
d) Descripción del comportamiento por medio de un diagrama de tran-
sición de estados.
En este diagrama se muestra graficamente el comportamiento del sistema. Se asume que la entrada CL lleva al sistema al estado A independientemente de las entradas C y CK , aunque no se refleje en el diagrama. En él se muestran los estados alcanzables en el sistema y cómo se evoluciona de un estado a otro según las entradas. Se asume que las transiciones entre estados se realizan de manera síncrona con el disparo de los elementos de memoria. Frecuentemente los diagramas de transición de estados son el punto de partida en el proceso de diseño de sistemas secuenciales síncronos porque resultan útiles para reflejar las especificaciones del problema de diseño de una manera grafica, que, en general, es más fácil de captar por el diseñador. En el ejemplo se puede apreciar como el sistema evoluciona transitando entre estados en sentido de las agujas del reloj si C=0, siguiendo la secuencia de estados A,B,C,D,A ...; mien- tras que si C=1 la evolución es en sentido contrario a las agujas del reloj, A,D,C,B,A .... Este tipo de sistemas se conocen con el nombre de generadores de secuencia o contadores. La salida del sistema S solamente toma valor uno si el estado presente es D y C=0.
e) Descripción del comportamiento por medio de un cronograma.
A
B
C
D
0/1 C/S
CK
CL
C
q 1
q 0
S
q (1:0) 00 00 01 10 11 00 11 10 01 00 11 10
Análisis de sistemas digitales secuenciales síncronos.
c) Descripción del comportamiento por medio de la tabla de transición de
estados.
Las columnas Entradas y Estado presente corresponde a las variables independientes de las funciones booleanas de salida y de excitación de los flip-flops. Junto con las columnas Salidas y Entradas de FF forman la tabla de verdad de estás funciones. La columna Estado siguiente se construye a partir de la tabla de comportamiento del los flip-flop. En este caso flip-flops de tipo JK.
Para interpretar esta tabla se asume que los cambios de estado se producen siguiendo los flancos de subida de la señal CK, y se lee: “ Si la entrada es ... y el estado presente es ... el estado siguiente es ... y la salida ...”
Entradas
X
Estado presente
c b a
Estado siguiente
C B A
Entradas de FF
JC KC JB KB JA KA
Salidas
S M 0 0 0 0 1 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 1 1 0 1 1 1 0 0 0 0 0 0 1 0 1 0 0 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 0 1 1 1 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 1 1 0 0 0 1 0 1 0 0 0 0 1 0 1 1 1 0 1 0 1 1 0 1 0 1 1 0 0 1 1 1 0 1 0 1 1 1 0 0 0 0 1 0 1 1 1 0 1 1 0 0 0 0 0 1 0 0 0 1 1 0 0 0 1 0 0 1 1 0 1 1 1 0 1 1 0 0 0 1 0 1 0 0 0 1 0 0 0 1 1 1 1 0 1 0 1 1 0 0 0 0 1 0 1 1 1 1 0 1 1 0 0 1 0 1 0 0 0 1 1 1 0 0 1 1 0 1 0 0 0 1 1 0 1 1 1 0 1 1 1 1 0 1 0 1 0 0 0 1 1 1 1 0 1 1 1 1 0 0 0 0 1 0 1 1 1 1 1
Análisis de sistemas digitales secuenciales síncronos.
En la tabla anterior los estados del sistema aparecen codificados según las variables de estado a,b,c. La tabla de transición de estados tambien puede construirse mostrando esta infor- mación de forma simbólica, esto es, no codificada.
De la obsevación detenida de la tabla de estados se pueden sacar varias consecuencias:
- Los estados C,G y H no aparecen en la columna de estados siguientes, esto quiere decir que nunca seran alcanzables durante el funcionamiento normal del sistema, salvo que el sistema aparezca inicialmente en alguno de estos estados, de los cuales se saldrá tras el siguiente instante activo independientemente de la entrada X y no volveran a ser alcanzados.
- Por tanto se puede decir que este sistema solamente posee cinco estados alcanzables, estos son los estados A,B,D,E,F, que son los únicos que deben ser considerados para entender en comportamiento del sistema.
- La salida S solamente toma el valor lógico 1 para el estado alcanzable D, siempre y cuando la entrada X tome el valor 1.
- La salida M toma el valor 1 solamente en los estados alcanzables F, independientemente del valor de la entrada X, y D, siempre y cuando la entrada X tome el valor 0.
A
B
C
D
Estados Códigos
c b a 0 0 0 0 0 1 0 1 0 0 1 1
Ep
Es Salidas X=0 X=1 X=0 X=
B
F
B
A
E
D
E
A
A
B
C
D
S M S M
E
F
G
H
F
A
F
A
F
A
F
A
E
F
G
H
Análisis de sistemas digitales secuenciales síncronos.
d) Descripción del comportamiento por medio de un diagrama de tran-
sición de estados.
En este diagrama se muestra graficamente el comportamiento del sistema.
Se observa que las salidas S y M solamente toman valores distintos de cero cuando el sistema está en los estados F y D, y además que en cualquier caso el estado siguiente es el A.Esto puede indicar que el estado A puede ser considerado como un estado inicial en el com- portamiento del sistema y que los estados D y F son estados terminales en los que se toma una decisión de modo que el resultado de ésta se indica activando una de las dos salidas.
Por otro lado se obseva que tanto el estado D como el F se alcanzan tras dos transiciones de estado consecutivas, que coinciden con dos instantes activos de la señal de reloj, contadas a partir desde A, en cada una de los cuales la evolución del sistema depende del valor de la entrada X. El estado D se alcanza siempre que la secuencia de entrada , apartir de A sea X= X=0, llegando al estado F en cualquier otro caso.
Finalmente si en D X=1 se evoluciona al estado A y se activa S. Si X=0 se evoluciona a A y se activa M. Desde F, independientemente del valor de X, se evoluciona a A y se activa la salida M. En resumen el sistema estudiado es capaz de detectar la secuencia de entrada de tres bits X=1->0->1 en cuyo caso activa la señal S. Si la secuencia de entrada es otra cualquiera entonces activa la salida M. Tanto S como M se activan coincidiendo con la llegada del tercer bit de la secuencia.
Este tipo de sistemas secuenciales se denominan detectores de secuencias binarias
A
E
D
B
X/SM
F
Análisis de sistemas digitales secuenciales síncronos.
e) Descripción del comportamiento por medio de un cronograma.
En el cronograma se muestra la evolución del sistema en todas las situaciones posibles:
- En primer lugar se muestra una secuencia correcta de tres bits. Así lo indica la activación de la salida S coincidiendo con el tercer bit de la secuencia.
- A continuación una secuencia fallida para el primer bit. Así lo indica la activación de la línea M coincidiendo con el tercer bit de la secuencia.
- Le sigue una secuencia fallida en el segundo bit. Así lo indica la activación de la línea M coincidiendo con el tercer bit de la secuencia.
- Finalmente aparece una secuencia fallida para el tercer bit.Así lo indica la activación de la línea M coincidiendo con el tercer bit de la secuencia.
CK
X
c
b
a
S
B(c,b,a) 000 001 011 000 100 101 000 001 101 000 001 011
M
Modelos de MOORE y MEALY para el análisis y síntesis
de sistemas secuenciales síncronos
Diagramas de transición de estados:
Cronogramas:
A
B
XY/S
A/ 0
B/ 1
XY
q /S1 q
Diagrama Moore Diagrama Mealy
CK
CL
X
q 2
q 1
S
Y
S
Diseño de sistemas digitales secuenciales síncronos.
• El procedimiento a seguir puede resumirse en los siguientes puntos:
- a) Identificar el número de entradas y salidas necesarias para cumplir con
los requerimientos del problema de diseño propuesto.
- b) Construir una tabla que reuna las especificaciones del problema, de modo
que, para cada una de las combinaciones de entrada posibles, se clarifique
cual será la acción a llevar a cabo en el sistema; así como la respuesta o
salida del mismo. (El número de acciones distintas a contemplar puede ser-
vir de estimación del número de estados del sistema a diseñar).
- c) Construir, a partir de la información de la anterior tabla, un Diagrama de
transición de estados en la que se concrete el nº de estados del sistema, su
evolución y el comportamiento desde el punto de vista de entrada/salida.
- d) Construir, a partir del diagrama de transición de estados, una Tabla de
transición de estados.
- e) Emplear las técnicas de minimización de estados para obtener una tabla de
transición de estados que contenga un nº de estados mínimo y que siga
cumpliendo con la especificaciones del problema.
- f) Definir las variables binarias necesarias para codificar los estados del sis-
tema y realizar una asignación adecuada de códigos.
- g) Seleccionar el tipo de flip-flops a utilizar para realizar dichas variables de
estado.
- h) Sustituir en la tabla de transición de estados los códigos asignados a los
estados y obtener la columna de Entrada de los flip-flops a partir de la
correspondiente Tabla de excitación.
- i) Obtener las funciones de salida y las funciones de entrada de los flip-
flops mínimas empleando las técnicas de minimización combinacional y
obtener el diagrama lógico del sistema.
- j) Si hay combinaciones de las variables de estado no utilizadas, verificar que
su aparición accidental en el sistema no lleva a situaciones erroneas irre-
versibles.
Diseño de sistemas digitales secuenciales síncronos
Tablas de excitación de los flip-flops.
• Las Tablas de comportamiento o Tablas caracteristicas de los flip-flops
son utiles para el análisis de circuitos secuenciales puesto que permiten com-
pletar la columna de Estado siguiente de la Tabla de transición de estados
de un sistema a partir de los datos de la columna de Entradas de los flip-
flops.
• Durante el proceso de diseño es usual completar las columnas de Estado pre-
sente y Estado siguiente de la Tabla de transición de estados a partir de las
especificaciones del problema, y se quiere encontrar cuál es la condición de
entrada que provoca esa transición en el elemento de memoria y así completar
la columna Entradas de los flip-flops. Para esto son utiles las Tablas de
excitación de los flip-flops.
Tabla de excitación
Q n Q n+1 S R
0 x
x 0
del flip-flop SR
Tabla de excitación
Q n Q n+1 S R
1 x
x 1
del flip-flop RS
Tabla de excitación
Q n Q n+1 J K
0 x
1 x
x 1
x 0
del flip-flop JK
Tabla de excitación
Q n Q n+1 D
del flip-flop D
Tabla de excitación
Q n Q n+1 T
del flip-flop T
Diseño de sistemas digitales secuenciales síncronos
Ejemplo 1 .Se bombea agua a una depósito mediante dos bombas hidraúlicas P1 y P2. Ambas bombas deben activarse cuando el nivel de agua es inferior al Nivel1, y deben permanecer en marcha hasta que el agua alcance el Nivel2, momento en el que la bomba P1 se apaga y per- manece apagada hasta que el agua vuelva a bajar del Nivel1 otra vez. La bomba P2 permanece encendida hasta que se alcanza el Nivel3, y entonces se apaga también, y permanece apagada hasta que el agua cae de nuevo por debajo del Nivel1. Se usan sensores de nivel para la detec- ción del nivel de agua de la siguiente manera:
- Señal a = 1; cuando el agua está al Nivel1 o por encima. Si no a = 0.
- Señal b = 1; cuando el agua está al Nivel2 o por encima. Si no b = 0.
- Señal c = 1; cuando el agua está al Nivel3 o por encima. Si no c = 0. Diseñar un circuito digital síncrono que permita controlar las bombas P1 y P2 de acuerdo con las especificaciones del problema. La siguiente figura ilustra la situación.
- a) Identificar el número de entradas y salidas necesarias para cumplir con los
requerimientos del problema de diseño propuesto.
El sistema propuesto ha de poseer tres entradas, asociadas a las señales binarias a, b y c. Si llamamos N al nivel de agua en el deposito en un instante dado se tiene:
Para controlar el encendido y apagado de las dos bombas el sistema tendrá que disponer de al menos dos salidas; llamaremos P 1 y P 2 a las señales que controlan las bombas 1 y 2 respec- tivamente. Asignaremos Pi = 1 a la situación bomba i funcionando y Pi = 0 en caso contrario. Del enunciado del problema se desprende que las bombas de agua se pueden encontrar en tres situaciones distintas, cada una de las cuales estará asociada a una combinación de las variables de salida. De aquí se puede intuir que el sistema de control pedido puede presentar tres estados distintos. Vamos a resumir esas tres situaciones:
P1 P
Nivel
Nivel
Nivel
a
b
c
a = 1
b = 1
c = 1
si
si
si
N ≥ N 1
N ≥ N 2
N ≥ N 3
a = 0
b = 0
c = 0
si
si
si
N < N 1
N < N 2
N < N 3
P1 P2 Situación
A ambas bombas apagadas
B solo funciona la bomba 2
C ambas bombas funcionando
D situación no contemplada
Diseño de sistemas digitales secuenciales síncronos
Ejemplo1 : (continuación)
- h) Sustituir en la tabla de transición de estados los códigos asignados a los
estados y obtener la columna de Entrada de los flip-flops haciendo uso de las
correspondientes Tablas de excitación.
Estado presente q1 q
Entradas a b c
Estado siguiente Q1 Q
Entradas de FF J1K1 D
Salidas P1 P 0 0 0 0 0 1 1 1 x 1 0 0 0 0 0 0 1 0 0 0 x 0 0 0 0 0 0 1 0 0 0 0 x 0 0 0 0 0 0 1 1 0 0 0 x 0 0 0 0 0 1 0 0 0 0 0 x 0 0 0 0 0 1 0 1 0 0 0 x 0 0 0 0 0 1 1 0 0 0 0 x 0 0 0 0 0 1 1 1 0 0 0 x 0 0 0 0 1 0 0 0 1 1 1 x 1 0 1 0 1 0 0 1 0 0 0 x 0 0 1 0 1 0 1 0 0 0 0 x 0 0 1 0 1 0 1 1 0 0 0 x 0 0 1 0 1 1 0 0 0 1 0 x 1 0 1 0 1 1 0 1 0 0 0 x 0 0 1 0 1 1 1 0 0 1 0 x 1 0 1 0 1 1 1 1 0 0 0 x 0 0 1 1 1 0 0 0 1 1 x 0 1 1 1 1 1 0 0 1 0 0 x 1 0 1 1 1 1 0 1 0 0 0 x 1 0 1 1 1 1 0 1 1 0 0 x 1 0 1 1 1 1 1 0 0 1 1 x 0 1 1 1 1 1 1 0 1 0 0 x 1 0 1 1 1 1 1 1 0 0 1 x 1 1 1 1 1 1 1 1 1 0 0 x 1 0 1 1
Diseño de sistemas digitales secuenciales síncronos
Ejemplo1 : (continuación)
- i) Obtener las funciones de salida y las funciones de entrada de los flip-flops
mínimas empleando las tecnicas de minimización combinacional y obtener el
diagrama lógico del sistema.
Gracias a la asignación de estados realizada, las variables de salida coinciden con las varia- bles de estado presente. Para obtener las funciones de entrada de las flip-flop J1, K1 y D emplearemos la técnicas de minimización de los mapas de Karnaugh, todas ellas son funciones de cinco variables.
q1q
abc
(^0 1 3 )
(^16 17 19 )
(^24 25 27 )
8 9 11 10
6 7 5 4
22 23 21 20
(^30 31 29 )
14 15 13 12
x x x x
x x x x
x x x x
x x x x
q1q
abc
(^0 1 3 )
(^16 17 19 )
(^24 25 27 )
(^8 9 11 )
(^6 7 5 )
(^22 23 21 )
(^30 31 29 )
14 15 13 12
x x x x
x x x x
q1q
abc
(^0 1 3 )
(^16 17 19 )
24 25 27 26
(^8 9 11 )
(^6 7 5 )
(^22 23 21 )
(^30 31 29 )
(^14 15 13 )
x x x x
x x x x
x x x x
x x x x
x x x x
x x x x
a b c
a b c
a c q 2
b
c
J1 = a b c
K1 = b + c
D2 = a b c + a c q 2
Diseño de sistemas digitales secuenciales síncronos
Ejemplo1 : (continuación) El diagrama lógico del sistema resulta:
- j) Si hay combinaciones de las variables de estado no utilizadas, verificar que
su aparición accidental en el sistema no lleva a situaciones erroneas irreversi-
bles.
En el ejemplo propuesto encontramos que la combinación q 1 q 2 = 10 de las variables de estado corresponden a un estado no alcanzable por el sistema. Este hecho se ha aprovechado en el proceso de diseño para obtener expresiones funcionales más simples. Es conveniente, y en la práctica se hace necesario, comprobar que el sistema implementado es capaz de recuperar su funcionamiento normal si por alguna circustancia fortuita éste alcanza dicho estado. Para ello comprobaremos que el estado siguiente del sistema cuando el estado presente es esta com- binación no usada, es un estado alcanzable del sistema en funcionamiento correcto, para cualquier combinación de entrada; si no es así se realizaran las modificaciones oportunas para conseguirlo. De esta forma quedará garantizado que el sistema es capaz de recuperarse de esa situación anómala.
Estado presente q1 q
Entradas a b c
Estado siguiente Q1 Q
Entradas de FF J1K1 D
Salidas P1 P 1 0 0 0 0 1 1 1 0 1 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 1 0 0 0 0 1 0 0 0 1 0 0 1 1 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 0 0 0 0 1 0 1 0 1 0 0 0 1 0 0 0 1 0 1 1 0 0 0 0 1 0 0 0 1 0 1 1 1 0 0 0 1 0 0 0
J
K
Q
QN
CK
D Q
a^ CKQN
b
c
P
P
CK
Diseño de sistemas digitales secuenciales síncronos
Ejemplo1 : (continuación) En la tabla se aprecia que para el estado presente q 1 q 2 = 10 y la combinación de entrada abc =000, el estado siguiente es q 1 q 2 = 11. Esta circustancia no resulta perjudicial ya que el problema especifica que el comportamiento ha de ser precisamente ese. Para el estado presente q 1 q 2 = 10 y la combinación de entrada abc =100, el estado siguiente es q 1 q 2 = 10. Esta circustancia no está especificada pero tampoco resulta perjudicial. Si el nivel de agua baja ( abc =000), estaremos en la situación anterior y el sistema se recuperá. Ysi el nivel de agua sube (abc=110), el estado siguiente será q 1 q 2 = 00, ambas bombas estaran para- das, y el sistema se recupera puesto que permaneceran paradas hasta que el nivel baje por debajo del nivel N1. Por lo tanto el sistema es capaz de recuperarse (sistema tolerante a fallos) y no es necesario relizar modificaciones en el sistema obtenido. Si queremos forzar P1P2= para este estado erroneo sideberemos modoficar la funcion de salida P1, que resultará ahora
P1 = q 1· q 2
Reducción de estados. Tabla de implicación.
- Al buscar estados equivalentes sobre una Tabla de transición de estados es frecuente encon- trar dos estados (A y B en el ejemplo), que proporcionan la misma salida para todas las combinaciones de entrada pero transitan a estados siguientes distintos (E y D, respectiva- mente, en el ejemplo). Dichos estados (A y B) no son equivalentes entre sí, salvo que los correspondientes estados siguientes lo sean, en cuyo caso también lo serán los primeros.Se dice que la pareja formada por los segundos (E y D) implica a los primeros (A y B). Si se cumple que (E,D) implica a (A,B) y que (A,B) implica a (E,D), entonces los cuatro estados son equivalentes entre sí.
- El proceso de busqueda de estados equivalentes o parejas de estados implicantes puede sis- tematizarse con la ayuda de la Tabla de implicación.
Ejemplo: Construir y utilizar la tabla de implicación para el sistema del ejemplo anterior.
A
B C D E F G
B C D E F
Cada celda se marca con:
- VSi los estados correspondientes no son equivalentes.
- / Si los estados correspondientes son equivalentes.
Si existen parejas de estados implicantes se anotan en la celda correspondiente. El proceso de marcar celdas se detiene cuando toadas ellas esten marcadas con Vo con /.
Ep
Es Salida S X=0 X=1 X=0 X= 0 0 0 0
B
D
D
F
A
C
A
E
A B C D 0 0 0
F
F
F
A
G
A
E
F
G
0 0 0 1 1 1 1 A
B C D E F G
B C D E F
V V V
V V
V
V
V V
V
V
V
V
V
V
- Se marcan con V las celdas correspondientes a parejas de
A,CB,D B,D A,C
A,E
E,G
A,E
A,G
A,G /
A
B C D E F G
B C D E F
V V V
V V
V
V
V V
V V V
B,D B,D A,C
A,E
E,G
A,E
A,G
A,G /
estados no equivalentes por tener distinta salida.
A,C
- Se marcan con / las celdas correspondientes a parejas de estados equivalentes.
- Se rellenan el resto de celdas con implicaciones.
V
V
V
V
- Se marcan con V las celdas correspondientes a parejas de estados no equivalentes por tener como implicantes parejas de estados no equivalentes. - Se marcan con / las celdas correspondientes a parejas de estados equivalentes por tener como implicantes parejas de estados equivalentes. - El proceso términa cuando todas las celdas de la Tabla de implicación están marcadas con V o con /.
En el conjunto de estados {A,B,C,D,E,F,G} pueden establecerse cinco clases de equivalencia {A},{B},{C},{D,F} y {E,G}.
Se tiene que E es equivalente a G, y que F lo es a D, por tanto:
Escogiendo un representante de cada clase se tiene el conjunto de estados mínimo. Sea {A, B, C, D, E}.
Reducción de estados. Tabla de implicación.
Ejemplo: Encontrar una Tabla de estados reducida para el sistema cuyo comportamiento se describe mediante la siguiente tabla:
Ep
Es Salida S X=0 X=1 X=0 X= 0 0 0 1
B
A
F
D
D
E
G
A
A B C D 1 0 1
D
B
E
A
C
A
E
F
G
0 0 1 0 0 0 0 A
B C D E F G
B C D E F
V V V
V V
V
V
V
V
V V V
- Se marcan con V las celdas correspondientes a parejas de
A,B
D,E
C,D D,E
E,C
D,E
estados no equivalentes por tener distinta salida.
- Se marcan con / las celdas correspondientes a parejas de estados equivalentes.
- Se rellenan el resto de celdas con implicaciones.
- Se marcan con V las celdas correspondientes a parejas de estados no equivalentes porque tienen como implicantes parejas de estados no
- Se marcan con / las celdas correspondientes a parejas de estados equivalentes porque tienen como implicantes parejas de estados
- El proceso términa cuando todas las celdas de la Tabla de implicación están marcadas con V o con /.
Se tiene obtienen las siguientes parejas de estados equivalentes:(A,B) , (D,E), (D,G) y (E,G)
Escogiendo un representante de cada clase se tiene el conjunto de estados mínimo:{A, C, D, F}.
/ V V
V
A
B C D E F G
B C D E F
V V V
V V
V
V
V
V
V V V
A,B
D,E
C,D D,E
E,C
D,E
/ V V
V
/ /
/
V (^) V que son ya equivalentes.
equivalentes.
De (D,E), (D,G) y (E,G) se tiene que (D,EG) son tres estados equivalentes. En el conjunto de estados {A,B,C,D,E,F,G} pueden establecerse cinco clases de equivalencia: {A,B}, {C}, {D,E,G} y {F}. La Tabla de transición de estados reducida resulta:
Ep
Es Salida S X=0 X=1 X=0 X= 0 0 1 0
A
F
D
A
D
D
A
C
A
C
D
F
Reducción de estados con Tablas de transición de estados
incompletamente especificadas.
- Cuando en un sistema secuencial ciertas combinaciones o secuencias de entrada no estan especificadas, porque no pueden ocurrir nunca, debido a restricciones internas o externas al sistema, o a que carecen de sentido para le funcionamiento normal del sistema; la Tabla de transición de estados que se genera se dice que está incompletamente especificada.
- Los estados o transiciones de estado no especificadas pueden tratarse como situaciones de indiferencia y pueden ser usadas para reducir el número de estádos alcanzables.
- La simplificación de tablas de transición de estados incpmpletamente especificadas se basa en el concepto de estados compatibles : “Se dice que dos estados son compatibles si para cada combinación de entrada especificada para ambos el sistema produce la misma salida, y sus estados siguientes, cuando esten ambos especificados, son compatibles entre sí.”
• El procedimiento a seguir es el siguiente:
1º Se determinan las parejas de estados compatibles usando una tabla de impli-
cación.
2º Se construye el conjunto de conjuntos de estados compatibles máximos.
Este es un conjunto cuyos elementos son conjuntos de estados compatibles,
cada uno de los cuales contiene el máximo de estados compatibles entre sí.
3º Se construye un conjunto que contenga el número mínimo de conjuntos de
estados compatibles y que cumpla las condiciones de cobertura y cierre.
- La condición de cobertura exige que todos los estados del sistema de
partida deben de pertenecer a alguno del los conjuntos de estados com-
patibles.
- La condición de cierre exige que cualquier pareja de estados implicados
por parejas de estados que pertenecen a un mismo conjunto de estados
compatibles deben, a su vez, pertenecer al mismo conjunto de estados
compatibles.
4º Se elige un representante de cada elemento del conjunto mínimo de conjun-
tos de estados compatibles para formar la tabla de estados reducida. Esta se
completa asignando todas las situaciones que estan ahora especificadas para
cada conjunto de estados compatibles.
Reducción de estados con Tablas de transición de estados
incompletamente especificadas.
Ejemplo1: Encontrar una Tabla de estados reducida para el sistema cuyo comportamiento se describe mediante la siguiente tabla:
Ep
Es Salida S
00 01 11 10 00 01 11 10 a c a b - b c d e f a b c d e f b c d e
V
- Se marcan con V las celdas correspondientes a parejas de
e,d e,d
c,f
c,f
estados no compatibles por tener distinta salida para
- Se marcan con / las celdas correspondientes a parejas de estados compatibles.
- Se rellenan el resto de celdas con implicaciones.
- Se marcan con V las celdas correspondientes a parejas de estados no compatibles porque tienen como implicantes parejas de estados no
- Se marcan con / las celdas correspondientes a parejas de estados compatibles porque tienen como implicantes parejas de estados
- El proceso términa cuando todas las celdas de la Tabla de implicación están marcadas con V o con /.
- Se tiene obtienen las siguientes parejas de estados compatibles: (a,b) , (a,c), (a,d), (b,e), (b,f), (c,d) y (e,f).
- Escogiendo el conjunto CMCmE{{a,c,d},{b,e,f}} se cumplen las condiciones de cobertura y cierre:
V
V
V que son ya compatibles.
compatibles.
- De (a,c), (a,d) y (c,d) se tiene que (a,c,d) son tres estados compatibles entre sí dos a dos.
- Del conjunto E={a,b,c,d,e,f} se obtiene el siguiente conjunto de conjuntos máximos compatibles : CMCE = {{a,b}, {a,c,d},{b,e,f}}.
La Tabla de transición de estados reducida resulta:
f a - e
f - b e
c - b d
c a - d
x y x y combinaciones de entrada especificadas en ambos estados.
e,d
e,d
c,f
c,f
a
b c d e f b c d e
V
e,d e,d
c,f
c,f
V
e,d
e,d
c,f
c,f V
V
V
V
- De (b,e), (b,f) y (e,f) se tiene que (b,e,f) son tres estados compatibles entre sí dos a dos.
Cobertura: Todos los elementos de E pertenecen al menos a un conjunto de estados compatibles máximos. Cierre: Se cumple, pues ninguna de las parejas (a,c), (a,d),(c,d); ni (b,e), (b,f), (e,f) tienen parejas implicantes.
- Se elige un representante por cada elemento de CMCmE para construir la tabla reducida.
Ep
Es Salida S
00 01 11 10 00 01 11 10 a c a b - b c d e f f a - e
f - b e
c - b d
c a - d
x y x y Ep
Es Salida S
00 01 11 10 00 01 11 10 a a a b a b b a b b
x y x y
Diseño de sistemas digitales secuenciales síncronos
Ejemplo1 : Control de llenado de un depósito con dos bombas P1 y P2.
Vamos a solucionar el problema utilizando un modelo de Mealy para la maquina de control. Vamos a razonar en base a las combinaciones de las variables de entradas del sistema y a la acción a tomar. En este caso los estados a considerar memorizan la posible secuencia de entra- das y no las situaciones de las variables de salida como ocurria en el anterior razonamiento. Supondremos que para las situaciones de entrada que no se dan el comportamiento del sistema no sestá especificado. Supondremos además que la frecuencia de reloj el lo suficientemente alta para que el sistema que se diseña sea capaz de detectar la máxima velocidad de cambio del nivel de agua en el depósito, esto es f > dN/dt. Así construimos el siguiente diagrama de tran- sición de estados.
La tabla de transición de estados resulta:
P1 P
Nivel
Nivel
Nivel
a
b
c
B
C
F
D
E4/
abc/P1P2 (^) E0/
E0/
E7/00 E
E4/
E0/
E6/
E4/
A
E4/
E7/
E6/
E6/01 E6/
E4/
Ep
Es Salidas P1 P E0 E1 E2 E3 E4 E5 E6 E
A
A
A
B
C
E0 E1 E2 E3 E4 E5 E6 E
B
B
B
D
C
C
A
F
F
D
E
E
D
E
F
Diseño de sistemas digitales secuenciales síncronos
Ejemplo 1: (continuación) Contruyamos la tabla de implicaciones y la tabla de transición de estados reducida.
Se necesitan dos variables de estado para codificar los tres estados resultantes. Sean q1 y q dichas variables. Realizamos la siguiente asignación: A=11, C=10 y D=00. Tenemos que ele- gir tambien el tipo de elementos de memoria a emplear. Como en la anterior ocasión eligirew- mos un flip-flop JK para la variable de estado q1 y un flip-flop tipo D para la variable de estado q2. Por tanto las variables de entrada de los elementos de memoria serán tres J1, K1 y D2. Como siempre, llamaremos Q1 y Q2 a las correspondientes variables de estado siguiente. Con está elección y a partir de la tabla de transición de estados reducida podemos construir la tabla de transición de estados siguiente:
A
B
C
D
E
F
B C D E
V
/ V
V
V
V
V
V
V
V
V
Ep
Es Salidas P1 P E0 E1 E2 E3 E4 E5 E6 E
A
A
A
B
C
E0 E1 E2 E3 E4 E5 E6 E
B
B
B
D
C
C
A
F
F
D
E
E
D
E
F
- Las parejas de estados compatibles son: (A,B),(A,D),(D,E),(D,F) y (E,F).
- El conjunto de conjuntoa máximo compatibles resulta:
CMC = {{A,B} , {A,D} , {D,E,F} ,{ C }}
- Por tanto CMCm = {{A,B} , {C } ,{D,E,F} }
- Elegimos los estados A, C y D como representantes para construir la tabla de transición de estados reducida.
Ep
Es Salidas P1 P E0 E1 E2 E3 E4 E5 E6 E
A
A
A
C
D
E0 E1 E2 E3 E4 E5 E6 E
A
A
D
D
D
C
C
D
Diseño de sistemas digitales secuenciales síncronos
Estado presente q1 q
Entradas a b c
Estado siguiente Q1 Q
Entradas de FF J1K1 D
Salidas P1 P 0 0 0 0 0 1 1 1 x 1 1 1 0 0 0 0 1 x x x x x x x 0 0 0 1 0 x x x x x x x 0 0 0 1 1 x x x x x x x 0 0 1 0 0 0 0 0 x 0 0 0 0 0 1 0 1 x x x x x x x 0 0 1 1 0 0 0 0 x 0 0 0 0 0 1 1 1 0 0 0 x 0 0 0 0 1 0 0 0 x x x x x - - 0 1 0 0 1 x x x x x - - 0 1 0 1 0 x x x x x - - 0 1 0 1 1 x x x x x - - 0 1 1 0 0 1 1 1 x 1 0 1 0 1 1 0 1 x x x x x - - 0 1 1 1 0 0 1 0 x 1 0 1 0 1 1 1 1 0 0 0 x 0 0 0 1 1 0 0 0 1 1 x 0 1 1 1 1 1 0 0 1 x x x x x x x 1 1 0 1 0 x x x x x x x 1 1 0 1 1 x x x x x x x 1 1 1 0 0 1 1 x 0 1 1 1 1 1 1 0 1 x x x x x - - 1 1 1 1 0 0 1 x 1 1 0 1 1 1 1 1 1 x x x x x x x
Ep Es^ Salidas P1 P E0 E1 E2 E3 E4 E5 E6 E
A
A
A
C
D
E0 E1 E2 E3 E4 E5 E6 E
A
A
D
D
D
C
C
D
A = 11 C = 01 D = 00
Estados q1 q
Diseño de sistemas digitales secuenciales síncronos
Ejemplo: (continuación) Obtención de las funciones de entrada de los flip-flops J1, K1 y D2 y de las salidas P1 y P2.
q1q
abc
(^0 1 3 )
(^16 17 19 )
24 25 27 26
(^8 9 11 )
(^6 7 5 )
(^22 23 21 )
(^30 31 29 )
(^14 15 13 )
x x x x
0 x x 1
0 0 x 1
0 0 x 0
x x x x
x x x x
x x x x
1 x x x
q1q
abc
(^0 1 3 )
(^16 17 19 )
(^24 25 27 )
(^8 9 11 )
(^6 7 5 )
(^22 23 21 )
(^30 31 29 )
(^14 15 13 )
x x x x
1 x x 0
x x x x
x x x x
x x x x
0 x x x
x x x x
x x x x
a
b
J1 = a + q 2 b
K1 = b
D2 = a + c q 2
q 2 b
q1q
abc
(^0 1 3 )
(^16 17 19 )
(^24 25 27 )
8 9 11 10
(^6 7 5 )
22 23 21 20
(^30 31 29 )
14 15 13 12
x x x x
1 x x 1
1 0 x 1
0 0 x 0
x x x x
1 x x x
x x x x
1 x x x a
c q 2
q1q
abc
(^0 1 3 )
(^16 17 19 )
(^24 25 27 )
(^8 9 11 )
(^6 7 5 )
(^22 23 21 )
(^30 31 29 )
14 15 13 12
x x x x
0 x x 1
0 0 x 0
0 0 x 0
x x x x
1 x x x
x x x x
a^1 x^ x^ x
q 1 b
P2 = a + c q 2
P1 = a + q 1 b
Diseño de sistemas digitales secuenciales síncronos
Ejemplo 1: (continuación) Contruyamos la tabla de implicaciones y la tabla de transición de estados reducida.
Se necesitan dos variables de estado para codificar los tres estados resultantes. Sean q1 y q dichas variables. Realizamos la siguiente asignación: A=11, C=10 y D=00. Tenemos que ele- gir tambien el tipo de elementos de memoria a emplear. Como en la anterior ocasión eligirew- mos un flip-flop JK para la variable de estado q1 y un flip-flop tipo D para la variable de estado q2. Por tanto las variables de entrada de los elementos de memoria serán tres J1, K1 y D2. Como siempre, llamaremos Q1 y Q2 a las correspondientes variables de estado siguiente. Con está elección y a partir de la tabla de transición de estados reducida podemos construir la tabla de transición de estados siguiente:
- Las parejas de estados compatibles son: (A,B),(A,D),(C,G),(D,E),(D,F) y (E,F).
- El conjunto de conjuntoa máximo compatibles resulta:
CMC = {{A,B} , {A,D} , {D,E,F} ,{ C,G }}
- Por tanto CMCm = {{A,B} , {C,G } ,{D,E,F} }
- Elegimos los estados A, C y D como representantes para construir la tabla de transición de estados reducida.
Ep
Es Salidas P1 P E0 E1 E2 E3 E4 E5 E6 E
A
A
A
A
C
D
E0 E1 E2 E3 E4 E5 E6 E
A
C
D
D
D
C
C
D
Ep
Es Salidas P1 P E0 E1 E2 E3 E4 E5 E6 E
A
A
A
B
C
E0 E1 E2 E3 E4 E5 E6 E
B
B
G
D
C
C
A
F
F
D
E
E
D
E
F
G A - - - G - C - 11 0000 0001 0001 --
A
B C D E F G
B C D E F
V V V
V V
V
V
V
V V /
V
V
V
V
/ / V
Diseño de sistemas digitales secuenciales síncronos
Estado presente q1 q
Entradas a b c
Estado siguiente Q1 Q
Entradas de FF J1K1 D
Salidas P1 P 0 0 0 0 0 1 1 1 x 1 1 1 0 0 0 0 1 x x x x x 0 0 0 0 0 1 0 x x x x x 0 0 0 0 0 1 1 x x x x x 0 0 0 0 1 0 0 0 0 0 x 0 0 0 0 0 1 0 1 x x x x x 0 0 0 0 1 1 0 0 0 0 x 0 0 0 0 0 1 1 1 0 0 0 x 0 0 0 0 1 0 0 0 1 1 1 x 1 1 1 0 1 0 0 1 x x x x x 0 0 0 1 0 1 0 x x x x x 0 0 0 1 0 1 1 x x x x x 0 0 0 1 1 0 0 0 1 0 x 1 0 1 0 1 1 0 1 x x x x x 0 0 0 1 1 1 0 0 1 0 x 1 0 1 0 1 1 1 1 0 0 0 x 0 0 0 1 1 0 0 0 1 1 x 0 1 1 1 1 1 0 0 1 x x x x x 0 0 1 1 0 1 0 x x x x x 0 0 1 1 0 1 1 x x x x x 0 0 1 1 1 0 0 1 1 x 0 1 1 1 1 1 1 0 1 x x x x x 0 0 1 1 1 1 0 0 1 x 1 1 0 1 1 1 1 1 1 x x x x x x x
Ep Es^ Salidas P1 P E0 E1 E2 E3 E4 E5 E6 E
A
A
A
A
C
D
E0 E1 E2 E3 E4 E5 E6 E
A
C
D
D
D
C
C
D
A = 11 C = 01 D = 00
Estados q1 q
Diseño de sistemas digitales secuenciales síncronos
Ejemplo: (continuación) Obtención de las funciones de entrada de los flip-flops J1, K1 y D2.
q1q
abc
(^0 1 3 )
(^16 17 19 )
(^24 25 27 )
8 9 11 10
(^6 7 5 )
22 23 21 20
(^30 31 29 )
14 15 13 12
x x x x
x x x x
0 0 x 0
0 0 x 0
x x x x
x x x x
1 x x x
1 x x x
q1q
abc
(^0 1 3 )
(^16 17 19 )
24 25 27 26
(^8 9 11 )
(^6 7 5 )
(^22 23 21 )
(^30 31 29 )
(^14 15 13 )
x x x x
1 x x 0
x x x x
x x x x
x x x x
0 x x x
x x x x
x x x x
a
b
J1 = a
K1 = b
D2 = a + c q 2 q1q
abc
0 1 3 2
16 17 19 18
(^24 25 27 )
(^8 9 11 )
6 7 5 4
22 23 21 20
30 31 29 28
(^14 15 13 )
x x x x
1 x x 1
1 0 x 1
0 0 x 0
x x x x
1 x x x
1 x x x
1 x x x a
c q 2
Diseño de sistemas digitales secuenciales síncronos
Ejemplo: (continuación). Las funciones de salida P1 y P2 resultan:
q1q
abc
(^0 1 3 )
(^16 17 19 )
(^24 25 27 )
8 9 11 10
6 7 5 4
22 23 21 20
(^30 31 29 )
(^14 15 13 )
x x x x
0 x 0 1
x x x x
a b c
P1 = a b c+ q 1 b c
q 1 b c
q1q
abc
(^0 1 3 )
(^16 17 19 )
(^24 25 27 )
(^8 9 11 )
(^6 7 5 )
(^22 23 21 )
(^30 31 29 )
14 15 13 12
x x x x
1 x 0 1
x x x x
P2 = a b c+ q 2 a c
a b c
q 2 a c
De comparar los mapas de Karnaugh de J1 y P1 observamos que tambien
podemos escoger J1 = a b c , con lo que resulta P1 = J1 + q 1 b c.
De comparar los mapas de Karnaugh de D2 y P2 observamos que tambien
podemos escoger D2 = P2.
Cualquiera de los dos conjuntos de ecuaciones proporcionan un resultado
válido en la medida de que ambos cumplen con las especificaciones iniciales
del problema. La elección final entre una u otra debe realizarse en base a
nuevas consideraciones de diseño que deben ser evaluadas por el propio
diseñador.
