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Asignatura: toc, Profesor: carlos garcia puntonet, Carrera: Ingeniería Informática, Universidad: UGR
Tipo: Ejercicios
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Se pretende analizar, realizar y verificar, utilizando un simulador lógico, una Unidad Aritmético-Lógica (ALU) que sea capaz de operar con 2 datos A y B de 4 bits. Esta ALU proporcionará las operaciones aritméticas y lógicas indicadas en la Figura 3.1. Cada operación se seleccionará según el valor que tomen (1 ó 0) unas señales de control S2, S^ 1, S^0 y un acarreo de entrada Cin.
Figura 3.1: Operaciones que realiza la ALU. Esquema general de entradas y salidas.
La estructura jerárquica modular mediante Logic Works de la ALU se establece en las Figuras 3.2, 3.3 y 3.4. Se parte de los circuitos de la Figura 3.2(a) y 3.2(b) que corresponden a las etapas aritmética y lógica, respectivamente. Ambas operan sobre datos de un bit. La etapa aritmética incluye a un sumador completo de un bit (S-1bit) y la etapa lógica un multiplexor 4:1. Estos módulos se “encapsulan” dando lugar a los bloques indicados en la parte inferior de las Figura 3.2(a) y (b).
SEÑALES S 2 S 1 S 0 C (^) in
Operaciones de la ALU, deducidas Teóricamente
Operaciones de la ALU deducidas Experimentalmente 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1
Tabla 3.
Figura 3.5. Circuito de prueba de la ALU de 4 bits.
