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Asignatura: toc, Profesor: carlos garcia puntonet, Carrera: Ingeniería Informática, Universidad: UGR
Tipo: Ejercicios
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debido al “rebote” mecánico de sus contactos. Por tanto, si se usa este tipo de conmutador como señal de reloj en un biestable disparado por flanco, éste cambiará de estado por cada flanco del tren de pulsos falseando los resultados experimentales y comportamientos de los circuitos secuenciales que se realicen.
Monte los circuitos de las Figuras 5.2 y 5.3 utilizando los biestables J-K de que se dispone en el quipo de prácticas DET 2020 y asigne un conmutador sin rebotes para la entrada de reloj Ck (“PULSOS”) y un conmutador convencional para la entrada X (referido como “PROGRAMADORES” en el panel del equipo). Reproduzca con dichos conmutadores las secuencias de entradas X y Ck del cronograma de la Figura 5. representando en éste las correspondientes salidas Q 1 y Q 2 de los circuitos de las Figuras 5.2 y 5.3.
A la vista de los resultados obtenidos, responda a las siguientes cuestiones:
a) ¿Son los biestables J-K del equipo de prácticas activos por flanco de subida, flanco de bajada o por nivel alto o bajo? Razone su respuesta. b) Indique a qué tipo de biestables (T ó D) corresponden las configuraciones de las Figuras 5.2 y 5.3. Razone su respuesta.
Figura 5.2 Figura 5.
Figura 5.
Un registro de desplazamiento con recirculación de 4 bits tiene la estructura dada en la Figura 5.5.
La información que se genera por Q 3 se vuelve a introducir al biestable Q 0 modificada o no por la puerta XOR, según sea el valor de la señal A.
Monte en el entrenador de prácticas SIDAC DET 2020 el circuito de la Figura 5.5, y con estado inicial Q 0 Q 1 Q 2 Q 3 = 1000, realice las siguientes cuestiones: a) Manteniendo A = 0 obtenga las salidas Q 3 Q 2 Q 1 Q 0 durante 8 pulsos de reloj. b) Manteniendo A = 1 obtenga las salidas Q 3 Q 2 Q 1 Q 0 durante 8 pulsos de reloj. Realice en ambos casos los cronogramas de las salidas Q 3 Q 2 Q 1 Q 0 durante dichos 8 ciclos de reloj en las Figuras 5.6 y 5.7 y comente el resultado obtenido. Como cuestión adicional, explique el procedimiento que ha utilizado para inicializar el registro al valor: Q 0 Q 1 Q 2 Q 3 = 1000.
Figura 5.6. Cronograma para A=
Figura 5. 5
b) Con Reset = 0, si Load es 1 se produce la carga paralelo y si Load es 0 se desplaza el contenido del registro, ambas operaciones ocurrirán de forma síncrona, es decir, tendrán lugar coincidiendo con el siguiente flanco activo de la señal de reloj.
El esquema simplificado del circuito se muestra en la Figura 5.8.
Figura 5.
Implemente los dos multiplexores 2 a 1 del circuito utilizando las puertas lógicas de que dispone en el simulador lógico.
Para comprobar el buen funcionamiento del circuito obtenga experimentalmente un cronograma como, por ejemplo, el de la Figura 5.9 que ponga de manifiesto la carga paralelo del registro.
CLK
A
Clk
Clr
Pr
0 Q 1
LD
Clk
Clr
Pr
0 Q 0
LD
LD=0 A (^) LD=
