Chapter 6 -- Introduction to Sequential Devices
S.Isrie, MSc.
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Introdução a Dispositivos Sequenciais: Conceitos e Exemplos, Resumos de Direito Digital
Digital technologies are electronic tools, systems, devices and resources that generate, store or process data. Well known examples include social media, online games, multimedia and mobile phones. Digital learning is any type of learning that uses technology. It can happen across all curriculum learning areas
Tipologia: Resumos
2023
1 / 50
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Chapter 6 -- Introduction to Sequential Devices
The Sequential Circuit Model
x 1 z 1
x n z m
( a )
y 1 y r Y r Y 1
M e m o r y
C o m b i n a t i o n a l
l o g i c
C o m b i n a t i o n a l
l o g i c
( b )
x 1 z 1
x n z m
Figure 6.
Sequential Circuit Example
1 / 1 P r e s e n t s t a t e A C B D ( a ) ( b ) 0 1 0 / 1 0 / 0 1 / 1 x / z I n p u t x 0 / 0 1 / 0 1 / 0 D / 0 B / 1 C / 1 A / 0 C / 1 A / 0 D / 0 B / 1 A B C D 0 / 1
Figure 6.
Latch and Flip-flop Timing
S e t R e s e t ( a ) ( b ) C l o c k Q S e t R e s e t Q
Figure 6.
Set Latch
( a ) ( b ) ( c ) ( d )
S
Q
S
1 Q
S
0 Q
Figure 6.
Reset Latch
( d ) ( e ) 0 1 Q R R = (^0) Q (^1) Q ( c ) 0 1 Q R = 1 1 ( b ) 1 0 Q R = 0 0 ( a ) 0 1 Q 0 0 0 1 S^0
Figure 6.
NAND SR Latch
( b ) ( d ) R = 0 R = 1^ Q S = 0 S = 1 Q ( a ) Q R R S S N 1 Q N 2 ( c ) Q R S Q Q Q R S ( e ) Q Q R S
Figure 6.
Set-Reset Latch Timing Diagram
( a ) S R Q S e t R^ e^ s e^ t^ I l l e g a l i n p u t s U n k n o w n v a l u e s Q S e t ( b ) S R Q S e t R e s e t (^) I l l e g a l i n p u t s U n k n o w n v a l u e s Q S e t
Figure 6.
SR Latch Characteristics
S R Q Q *
( a ) E x c i t a t i o n i n p u t s P r e s e n t s t a t e N e x t s t a t e 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1
N o c h a n g e R e s e t S e t N o t a l l o w e d
Q
S R
R
Q
0 Ð 1
1 0 Ð 1
S
0 d d 0 ( b )
S R
( c )
Figure 6.
Q* = S + R Q
SN74279 Latch with Two Set Inputs
( a ) ( b ) Q Q R Q R S 1 S 2 S 1 S 2
Figure 6.
Gated SR Latch Characteristics
E x c i t a t i o n i n p u t s S R N e x t s t a t e Q * 0 0 1 1 1 1 1 1 1 1 ´ 0 0 0 0 1 1 1 1 E n a b l e i n p u t s C ´ 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 H o l d N o c h a n g e R e s e t S e t N o t a l l o w e d P r e s e n t s t a t e Q 1 1 0 1 0 1 0 d d , 1 0 d 0 d d , 1 d 0 ( a ) ( b ) C S R 0 1
Figure 6.
Q * = SC + R Q + C Q
Delay Latch (D latch)
( b ) Q Q D C S R S^ R^ l a^ t c^ h ( c ) Q Q D C S R S^ R^ l a^ t c^ h D C Q Q ( a )
Figure 6.
D Latch Timing Diagram
Q
D
C
E n a b l e d H o l d E n a b l e d H o l d E n a b l e d
Figure 6.
D Latch Timing Constraints
t w
M i n i m u m e n a b l e p u l s e w i d t h
Q
D
C
D m a y n o t c h a n g e (^) S e t u p t i m e v i o l a t i o n H o l d t i m e v i o l a t i o n
t s u
( s e t u p )
t s u
U n k n o w n s t a t e