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OVERVIEW
An SRAM (Static Random Access Memory) is designed to fill two needs: to provide a direct
interface with the CPU at speeds not attainable by DRAMs and to replace DRAMs in systems
that require very low power consumption. In the first role, the SRAM serves as cache memory,
interfacing between DRAMs and the CPU. Figure 8-1 shows a typical PC microprocessor
memory configuration.
The second driving force for SRAM technology is low power applications. In this case, SRAMs
are used in most portable equipment because the DRAM refresh current is several orders of mag-
nitude more than the low-power SRAM standby current. For low-power SRAMs, access time is
comparable to a standard DRAM. Figure 8-2 shows a partial list of Hitachi’s SRAM products and
gives an overview of some of the applications where these SRAMs are found.
HOW THE DEVICE WORKS
The SRAM cell consists of a bi-stable flip-flop connected to the internal circuitry by two access
transistors (Figure 8-3). When the cell is not addressed, the two access transistors are closed and
the data is kept to a stable state, latched within the flip-flop.
INTEGRATED CIRCUIT ENGINEERING CORPORATION 8-
Microprocessor
SRAM DRAM
Internal Cache (L1) 8KB to 32KB
External Cache (L2) 64KB to 1MB
Main Memory 4MB to 512MB
Source: Micron/ICE, "Memory 1997" 20812
Figure 8-1. Typical PC Microprocessor Memory Configuration
The flip-flop needs the power supply to keep the information. The data in an SRAM cell is volatile
(i.e., the data is lost when the power is removed). However, the data does not “leak away” like in
a DRAM, so the SRAM does not require a refresh cycle.
8-2^ INTEGRATED CIRCUIT ENGINEERING CORPORATION
Source: Hitachi/ICE, "Memory 1997" 22607
Access Time (ns)
100
50
20
10
5
2 64Kbit 256Kbit 1Mbit 4Mbit Device Density
64Kbit Low-Power SRAM 256Kbit Low-Power SRAM
32K x 8 Asynchronous SRAM
1Mbit Low-Power SRAM
128K x 8/64K x 16 Asynchronous SRAM
32K x 32/32K x 36 Asynchronous SRAM
512K x 8 Low-Power SRAM
1M x 4/512K x 8 Asynchronous SRAM
32K x 36 LVCMOS SSRAM (^) LVCMOS/HSTL SSRAM256K x 18/128K x 36 Non PC Cache Memory
PC Cache Memory
Mass Storage Buffer Memory
Industrial/Peripheral Buffer Memory
Figure 8-2. Hitachi’s SRAM Products
Figure 8-3. SRAM Cell
Word Line
To Sense Amplifier Source: ICE, "Memory 1997" 20019
B B
Data Retention
To work properly and to ensure that the data in the elementary cell will not be altered, the SRAM
must be supplied by a VCC (power supply) that will not fluctuate beyond plus or minus five or
ten percent of the VCC.
If the elementary cell is not disturbed, a lower voltage (2 volts) is acceptable to ensure that the cell
will correctly keep the data. In that case, the SRAM is set to a retention mode where the power
supply is lowered, and the part is no longer accessible. Figure 8-5 shows an example of how the
VCC power supply must be lowered to ensure good data retention.
MEMORY CELL
Different types of SRAM cells are based on the type of load used in the elementary inverter of the
flip-flop cell. There are currently three types of SRAM memory cells :
- The 4T cell (four NMOS transistors plus two poly load resistors)
- The 6T cell (six transistors—four NMOS transistors plus two PMOS transistors)
- The TFT cell (four NMOS transistors plus two loads called TFTs)
4 Transistor (4T ) Cell
The most common SRAM cell consists of four NMOS transistors plus two poly-load resistors
(Figure 8-6). This design is called the 4T cell SRAM. Two NMOS transistors are pass-transistors.
These transistors have their gates tied to the word line and connect the cell to the columns. The
two other NMOS transistors are the pull-downs of the flip-flop inverters. The loads of the invert-
ers consist of a very high polysilicon resistor.
This design is the most popular because of its size compared to a 6T cell. The cell needs room only
for the four NMOS transistors. The poly loads are stacked above these transistors. Although the
4T SRAM cell may be smaller than the 6T cell, it is still about four times as large as the cell of a
comparable generation DRAM cell.
8-4^ INTEGRATED CIRCUIT ENGINEERING CORPORATION
Source: Cypress/ICE, "Memory 1997" 22460
tCDR tR
3.0V VDR ≥ 2V 3.0V
Data Retention Mode
CE
V CC
Figure 8-5. SRAM Data Retention Waveform
The complexity of the 4T cell is to make a resistor load high enough (in the range of giga-ohms) to
minimize the current. However, this resistor must not be too high to guarantee good functionality.
Despite its size advantage, the 4T cells have several limitations. These include the fact that each cell
has current flowing in one resistor (i.e., the SRAM has a high standby current), the cell is sensitive
to noise and soft error because the resistance is so high, and the cell is not as fast as the 6T cell.
6 Transistor (6T) Cell
A different cell design that eliminates the above limitations is the use of a CMOS flip-flop. In this
case, the load is replaced by a PMOS transistor. This SRAM cell is composed of six transistors, one
NMOS transistor and one PMOS transistor for each inverter, plus two NMOS transistors con-
nected to the row line. This configuration is called a 6T Cell. Figure 8-7 shows this structure. This
cell offers better electrical performances (speed, noise immunity, standby current) than a 4T struc-
ture. The main disadvantage of this cell is its large size.
Until recently, the 6T cell architecture was reserved for niche markets such as military or space that
needed high immunity components. However, with commercial applications needing faster
SRAMs, the 6T cell may be implemented into more widespread applications in the future.
Much process development has been done to reduce the size of the 6T cell. At the 1997 ISSCC con-
ference, all papers presented on fast SRAMs described the 6T cell architecture (Figure 8-8).
INTEGRATED CIRCUIT ENGINEERING CORPORATION 8-
+V
W
B B
To Sense Amps Source: ICE, "Memory 1997" 18470A
Figure 8-6. SRAM 4T (Four-Transistor) Cell
Figure 8-9 shows the TFT characteristics. In actual use, the effective resistance would range from
about 11 x 10^13 Ω to 5 x 10 9 Ω. Figure 8-10 shows the TFT cell schematic.
Figure 8-11 displays a cross-sectional drawing of the TFT cell. TFT technology requires the depo-
sition of two more films and at least three more photolithography steps.
INTEGRATED CIRCUIT ENGINEERING CORPORATION 8-
Source: Hitachi/ICE, Memory 1997" 19953
Tox = 25nm Tpoly = 38nm L/W = 1.6/0.6μm
Vd = –4V
Vg
Gate Voltage, Vg (V)
Drain Current, Id
(A)
Figure 8-9. TFT (Thin Film Transistor) Characteristics
Figure 8-10. SRAM TFT Cell
BL BL
Poly-Si PMOS
Word Line
Source: ICE, "Memory 1997" 19954
Development of TFT technology continues to be performed. At the 1996 IEDM conference, two
papers were presented on the subject. There are not as many TFT SRAMs as might be expected,
due to a more complex technology compared to the 4T cell technology and, perhaps, due to poor
TFT electrical characteristics compared to a PMOS transistor.
Cell Size and Die Size
Figure 8-12 shows characteristics of SRAM parts analyzed in ICE’s laboratory in 1996 and 1997.
The majority of the listed suppliers use the conventional 4T cell architecture. Only two chips were
made with a TFT cell architecture, and the only 6T cell architecture SRAM analyzed was the
Pentium Pro L2 Cache SRAM from Intel.
As indicated by the date code of the part and its technology, this study is a presentation of what
is the state-of-the-art today. ICE expects to see more 6T cell architectures in the future.
Figure 8-13 shows the trends of SRAM cell size. Like most other memory products, there is
a tradeoff between the performance of the cell and its process complexity. Most manufactur-
ers believe that the manufacturing process for the TFT-cell SRAM is too difficult, regardless
of its performance advantages.
8-8^ INTEGRATED CIRCUIT ENGINEERING CORPORATION
(^)
N+ N+ N+ N+ N+ Diffusion Region (GND Line)
Driver Transistor
Isolation
TiSi2 (^) TransistorAccess 1st Poly-Si (Gate Electrode of Bulk Transistor)
2nd Direct Contact
Contact (W-Plug)
4th Poly-Si (Internal Connection) 3rd Poly-Si (Gate Electrode2nd Poly-Si (Channel of TFT) of TFT)
1st Metal (BIT Line)
Source: IEDM 91/ICE, "Memory 1997" 18749
Figure 8-11. Cross Section of a TFT SRAM Cell
CONFIGURATION
As shown in Figure 8-17, SRAMs can be classified in four main categories. The segments are asyn-
chronous SRAMs, synchronous SRAMs, special SRAMs, and non-volatile SRAMs. These are
highlighted below.
Asynchronous SRAMs
Figure 8-18 shows a typical functional block diagram and a typical pin configuration of an asyn-
chronous SRAM. The memory is managed by three control signals. One signal is the chip select
(CS) or chip enable (CE) that selects or de-selects the chip. When the chip is de-selected, the part
is in stand-by mode (minimum current consumption) and the outputs are in a high impedance
state. Another signal is the output enable (OE) that controls the outputs (valid data or high
impedance). Thirdly, is the write enable (WE) that selects read or write cycles.
Synchronous SRAMs
As computer system clocks increased, the demand for very fast SRAMs necessitated variations on
the standard asynchronous fast SRAM. The result was the synchronous SRAM (SSRAM).
8-10^ INTEGRATED CIRCUIT ENGINEERING CORPORATION
Technology
Cell Size (
μm
1 Micron 0.8 Micron 0.5-0.6 Micron 0.35 Micron Source: ICE, "Memory 1997" 19989A
0.25 Micron
6T Cell
4T (and TFT) Cell
Figure 8-13. Trend of SRAM Cell Sizes
Synchronous SRAMs have their read or write cycles synchronized with the microprocessor clock
and therefore can be used in very high-speed applications. An important application for syn-
chronous SRAMs is cache SRAM used in Pentium- or PowerPC-based PCs and workstations.
Figure 8-19 shows the trends of PC cache SRAM.
Figure 8-20 shows a typical SSRAM block diagram as well as a typical pin configuration. SSRAMs
typically have a 32 bit output configuration while standard SRAMs have typically a 8 bit output
configuration. The RAM array, which forms the heart of an asynchronous SRAM, is also found in
SSRAM. Since the operations take place on the rising edge of the clock signal, it is unecessary to
hold the address and write data state throughout the entire cycle.
INTEGRATED CIRCUIT ENGINEERING CORPORATION 8-
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1N
6P 4N
5P 3N
BIT 2N BIT
BIT WORD
BIT
GND
POLYCIDE
SIDEWALL SPACER
N+
N+ P+
1
2
3
4
5
6
Source: ICE, “Memory 1997” 22172
5.2μm
6.35μm
Figure 8-14. 6T SRAM Cell
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WORD
BIT 1 2 BIT 3 4
R1 R
Source: ICE, “Memory 1997” 22171
2.5μm
4.5μm
WORD
1
2 3
4 R
R GND
VCC
Figure 8-15. 4T SRAM Cell
Flow-Through SRAM
Flow-through operation is accomplished by gating the output registers with the output clock. This
dual clock operation provides control of the data out window.
INTEGRATED CIRCUIT ENGINEERING CORPORATION 8-
SRAMs
Asynchronous
- Low Speed
- Medium Speed
- High Speed
Synchronous
- Interleaved Versus Linear Burst
- Flow-Through Versus Pipelined
- ZBT (Zero Bus Turnaround)
- Late-Write
- DDR (Double Data Rate)
- Dual Port
Special
- Non-Volatile RAM (NVRAM)
- Battery-Back SRAM (BRAM)
Non-Volatile
Source: ICE, "Memory 1997" 22454
Figure 8-17. Overview of SRAM Types
Figure 8-18. Typical SRAM
Input Buffer
512 x 512 Array
Column PowerDown Decoder
Row Decoder Sense Amps
A 10
I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7
AA 9 A^87 AA 6 A^54 AA 3 2
A^14 A^13 A^12 A^11 A^1 A^0 Logic Block Diagram Pin Configuration
1 2 3 4 5 6 7 8 9
10 11 12 13 14 15 16
V A CS WE A A A A OE A CS I/O I/O I/O I/O I/O
(^32) DD 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17
N.C. A A A A A A A A A A A I/O I/O I/O VSS
Source: Cypress/ICE, "Memory 1997" 22458
WE^ CE OE
8-14^ INTEGRATED CIRCUIT ENGINEERING CORPORATION
Non Cache
With Cache Standard SRAM
16-bit CPU
32-bit CPU
64-bit CPU
Source: Mitsubishi/ICE, "Memory 1997" 20429A
Sync. Burst SRAM
Year
Figure 8-19. Trend of PC Cache SRAM
Figure 8-20. Typical SSRAM
(^12) (^34) (^56) (^78) (^910) (^1112) (^1314) (^1516) (^1718) (^1920) (^2122) (^2324) (^2526) (^2728) (^2930)
(^8079) (^7877) (^7675) (^7473) (^7271) (^7069) (^6867) (^6665) (^6463) (^6261) (^6059) (^5857) (^5655) (^5453) (^5251)
I/O 17N.C. VI/O 18 VDDSSQQ I/O 19I/O 20 I/O 21I/O 22 VVSSQ I/O 23DDQ I/O 24N.C. VN.C.DD I/O 25VSS VI/O 26 VDDSSQQ I/O 27I/O 28 I/O 29I/O 30 VVSSQ I/O 31DDQ I/O 32N.C.
N.C.I/O 16 I/O 15VDDQ VI/O 14SSQ I/O 13I/O 12 I/O 11V VSSDDQQ I/O 10I/O 9 VN.C.SS VZZDD I/O 8I/O 7 VVDDQ I/O 6SSQ I/O 5I/O 4 I/O 3VSSQ VI/O 2DDQ I/O 1N.C.
A6A7/CE1CE2/BW4/BW3/BW2/BW1/CE3VDDVSSCLK/GW/BWE/OE/ADSC/ADSP/ADVA8A 10099989796959493929190898887868584838281
3132333435363738394041424344454647484950 /LBOA5A4A3A2A1A0N.C.N.C.VSSVDDN.C.N.C.A10A11A12A13A14N.C.N.C.
A0-A ADVCLK ADSC ADSP
BW
BW
BW
BW CE OE
DQ0-DQ
CE2CE
15 15 13
8
8
8
(^88)
8
8
8
32
32
32
32
32
15
Input DataRegisters BuffersOutput
SenseAmps
32K x 32Memory Array
Byte 4Write Driver Byte 3Write Driver Byte 2Write Driver Byte 1Write Driver
Byte 4Write Register Byte 3Write Register Byte 2Write Register Byte 1Write Register EnableChip Register
RegistersAddress
CounterBinary
A0 A A0+ Q1A1+
D0 D1Q Load
Source: Hitachi/ICE, "Memory 1997" 22457
Logic Block Diagram Pin Configuration
8-16^ INTEGRATED CIRCUIT ENGINEERING CORPORATION
Figure 8-23. Pipelined Versus Non-Pipelined Timings
A A+1 A+2 A+
Data A Data A+1 Data A+2 Data A+
Clock 1 Clock
Address
Data
Clock 2 Clock3 Clock 4 Clock 5
A
A+1 A+2 A+
Clock 1 Clock
Address
Data
Clock 2 Clock3 Clock 4 Clock 5
Data A Data A+1 (^) Data A+2 Data A+
A 4-word burst read from pipelined SRAMs
A 4-word burst read from synchronous SRAMs Source: Electronic Design/ICE, "Memory 1997" 20863
PIPELINED
FLOW-THROUGH
Source: ICE, "Memory 1997" 22608
Clock Control
Register Dout
Control
Dout
Figure 8-22. Pipelined Versus Flow-Through Architectures
ZBT (Zero Bus Turn-around)
The ZBT (zero bus turn-around) is designed to eliminate dead cycles when turning the bus around
between read and writes and reads. Figure 8-25 shows a bandwidth comparison between the
PBSRAM (pipelined burst SRAM), the late-write SRAM and the ZBT SRAM architectures.
DDR (Double Data Rate) SRAMs
DDR SRAMs boost the performance of the device by transferring data on both edges of the clock.
INTEGRATED CIRCUIT ENGINEERING CORPORATION 8-
Figure 8-25. SSRAM Bandwidth Comparison
Source: ICE, "Memory 1997" 22609
SRAM (^) ConfigurationDevice Clock Speed(MHz) UtilizationBus (Mbytes/sec)Bandwidth PBSRAM Late-Write SRAM ZBT SRAM
128K x 36 bits 128K x 36 bits
128K x 36 bits
Bus Frequency Speed (ns) Banks
Performance Read Write
Performance Read Write
Performance Read Write
Cycle Time
Cycle Time
Access Time 50 60
66
75 83 100 125
3.3V 32K x 8 32K x 32 Pipelined 32K x 32 Non-Pipelined
Source: Micron/ICE, "Memory 1997" 20864
Figure 8-24. SRAM Performance Comparison
INTEGRATED CIRCUIT ENGINEERING CORPORATION 8-
VCC
Address GND Decoder
I/O Control
Match (Open Drain)
65,356-Bit Memory Array
Compa- ControlLogic rator
A 0
I/O0-
A 12
CS
WE
RESET
OE
Source: IDT/ICE, "Memory 1997" 20865
Figure 8-27. Block Diagram of Cache-Tag SRAM
Figure 8-28. FIFO Memory Solution for File Servers
Microprocessor
Memory
FIFO
System Bus Disk Drive
LAN
Source: IDT/ICE, "Memory 1997" 18804
Multiport SRAMs
Multiport fast SRAMs (usually two port, but sometimes four port) are specially designed chips
using fast SRAM memory cells, but with special on-chip circuitry that allows multiple ports
(paths) to access the same data at the same time.
8-20^ INTEGRATED CIRCUIT ENGINEERING CORPORATION
Write Address Counter
Write Data Register Write Latch
Write Pulse Gen
Dual Port RAM Array 4096 Words x 18 Bits
Flag Logic
FF
FF
Full
Empty
Read Data Register
Read Data
Write Data
Read Address Counter
Read Enable Read Clock
Write Clock Write Enable
Source: Paradigm/ICE, "Memory 1997" 20866
Figure 8-29. Synchronous FIFO Block Diagram
Write Counter
Dual Port RAM Array 4096 Words x 18 Bits Flag Logic
Full
Empty
Read Data
Write Data Inhibit
Read Clock Read Counter Inhibit
Write Clock
Source: Paradigm/ICE, "Memory 1997" 20867
Figure 8-30. Asynchronous FIFO Block Diagram
